DDR PCB Layout规则

在普通印制的布线中由于信号是低速信号，所以在3W原则的基本布线规则下按照信号的流向将其连接起来，一般都不会出现问题。但是如果信号是100M以上的速度时，布线就很有讲究了。由于最近布过速度高达300M的DDR信号，所以仔细说明一下DDR信号的布线原则和技巧。高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。SDRAM、DDR-I、DDR-II、 DDR-III信号电压一个比一个低，越来越不容易做稳定。电源供给也要注意，如果能量供给不足，内存不会稳定工作。信号完整性和传输线的概念是一个专业性比较强的系统知识，这里不做详细描述。现在即使不懂信号完整性及传输线的概念请按照下面通用的基本法则做，布出来的DDR高速信号板是不会出现问题的。1）DDR和主控芯片尽量靠近，DDR高速信号中所有差分信号组对都要严格等长(最多允许50mils的冗余)，所有信号线、时钟线长度不超过2500mils，尽量0过孔。元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。这样的话400M的DDR基本上是不会有问题的。其它的一些3W、 20H法则就能做到尽量做到吧。2）地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号组与其他非DDR信号间距至少保持在20 mil以上。组内信号应该与DDR时钟线长度匹配，差距至少控制在500 mil内。串联匹配电阻RS值为O～33 Ω，并联匹配电阻RT值应该在25～68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。3）控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33 Ω，并联匹配终端电阻RT值为25～68 Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。4）数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽与时钟信号宽度一致即可。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、 数据选通DQS和数据屏蔽信号DM长度差应控制在±100mil内（非常重要），不同字节通道的信号长度差应控制在500 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。5）时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，了解CPU差分阻抗要求，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要保证3W原则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω。（端接电阻值都应在原理图设计时就将电阻接入）6）电源部分应将去耦电容放置在芯片的电源脚附近。电源和地要有独立的层，以供信号就近低阻的返回。电源和地层应尽量多打过孔保证其电气连接性足够良好、畅通。只要遵循以上规则和技巧，LAYOUT出来的DDR高速信号是不会出现什么问题的。在各信号的等长处理中，为了保证信号线的线长允许误差，可以故意使用绕远路径处理，一般往往用蛇形线来走线。经常看到“等长布线”，其实，等长不是目的，真正的目的是满足建立保持时间，同频同相，采样正确。等长只不过可以最简单地实现这个目的，要定量分析线长。在线的特征阻抗控制上，一般应对线的厚度提出要求，但各个制板厂家的制作工艺及介电常数不同，所以要提要求给制板厂家让其控制信号线的特征阻抗。