stm32 NVIC中断管理实现[直接操作寄存器]

cortex-m3支持256个中端，其中包含了16个内核中断，240个外部中断。stm32只有84个中断，包括16个内核中断和68个可屏蔽中断。stm32f103上只有60个中断，f107上才有68个中断。

中断是stm32很基础的一个功能，学会使用中断，才可以更好的使用其他的外设。理解stm32的中断，必须要先从stm32的中断优先级分组是怎么回事。要理解优先级分组，就要先理解什么是先占优先级，和次占优先级。

先占优先级的概念等同于51单片机中的中断。假设有两中断先后触发，已经在执行的中断先占优先级如果没有后触发的中断 先占优先级更高，就会先处理先占优先级高的中断。也就是说又有较高的先占优先级的中断可以打断先占优先级较低的中断。这是实现中断嵌套的基础。

次占优先级只在同一先占优先级的中断同时触发时起作用，先占优先级相同，则优先执行次占优先级较高的中断。次占优先级不会造成中断嵌套。 如果中断的两个优先级都一致，则优先执行位于中断向量表中位置较高的中断。

还需要注意的一点是 这里的中断优先级 高是指 是指是否更接近0级，0级优先级是最高的。

那么最低的优先级可以是多少？这就涉及了优先级分组的概念。 stm32 通过一个中断向量控制器（NVIC），来分配先占优先级和次占优先级的数量。

arm cortex-m3 内核中拥有一个3位宽度的的PRIGROUP数据区，用来指示一个8位数据序列中的小数点的位置从而表示中断优先级的分组。

举个例子可以更好的理解：如果PRIGROUP 数据位000 即为0 说明8位数据序列中小数位置在第1位的左边 为xxxxxxx.y 用于表示中断优先级的分组的含义就是 用7位的数据宽度来表示 先占优先级的数量 即为128 用1位的数据宽度来表示 次占优先级数量 即为 2

所以arm cortex-m3中有2的三次方 即为8个优先级分组 。

但是stm32中只有5个优先级分组，表示方法略有不同，参照下表：

MDK中定义的中断相关的寄存器结构体为：

typedef struct

{

vu32 ISER[2];

u32 RESERVED0[30];

vu32 ICER[2];

u32 RSERVED1[30];

vu32 ISPR[2];

u32 RESERVED2[30];

vu32 ICPR[2];

u32 RESERVED3[30];

vu32 IABR[2];

u32 RESERVED4[62];

vu32 IPR[15];

} NVIC_TypeDef;

ISER[2]:中断使能寄存器组

stm32可屏蔽中断共有60个，这里用了两个32位的寄存器，可以表示64个中断。stm32只用了前60位。 若要使能某个中断，则必须设置相应的ISER位为1。

具体每一位对应的中断关系如下：（参见 MDK下的stm32f10x_nvic.h）

#defineWWDG_IRQChannel((u8)0x00)/*WindowWatchDogInterrupt*/#definePVD_IRQChannel((u8)0x01)/*PVDthroughEXTILinedetectionInterrupt*/#defineTAMPER_IRQChannel((u8)0x02)/*TamperInterrupt*/#defineRTC_IRQChannel((u8)0x03)/*RTCglobalInterrupt*/#defineFLASH_IRQChannel((u8)0x04)/*FLASHglobalInterrupt*/#defineRCC_IRQChannel((u8)0x05)/*RCCglobalInterrupt*/#defineEXTI0_IRQChannel((u8)0x06)/*EXTILine0Interrupt*/#defineEXTI1_IRQChannel((u8)0x07)/*EXTILine1Interrupt*/#defineEXTI2_IRQChannel((u8)0x08)/*EXTILine2Interrupt*/#defineEXTI3_IRQChannel((u8)0x09)/*EXTILine3Interrupt*/#defineEXTI4_IRQChannel((u8)0x0A)/*EXTILine4Interrupt*/#defineDMA1_Channel1_IRQChannel((u8)0x0B)/*DMA1Channel1globalInterrupt*/#defineDMA1_Channel2_IRQChannel((u8)0x0C)/*DMA1Channel2globalInterrupt*/#defineDMA1_Channel3_IRQChannel((u8)0x0D)/*DMA1Channel3globalInterrupt*/#defineDMA1_Channel4_IRQChannel((u8)0x0E)/*DMA1Channel4globalInterrupt*/#defineDMA1_Channel5_IRQChannel((u8)0x0F)/*DMA1Channel5globalInterrupt*/#defineDMA1_Channel6_IRQChannel((u8)0x10)/*DMA1Channel6globalInterrupt*/#defineDMA1_Channel7_IRQChannel((u8)0x11)/*DMA1Channel7globalInterrupt*/#defineADC1_2_IRQChannel((u8)0x12)/*ADC1etADC2globalInterrupt*/#defineUSB_HP_CAN_TX_IRQChannel((u8)0x13)/*USBHighPriorityorCANTXInterrupts*/#defineUSB_LP_CAN_RX0_IRQChannel((u8)0x14)/*USBLowPriorityorCANRX0Interrupts*/#defineCAN_RX1_IRQChannel((u8)0x15)/*CANRX1Interrupt*/#defineCAN_SCE_IRQChannel((u8)0x16)/*CANSCEInterrupt*/#defineEXTI9_5_IRQChannel((u8)0x17)/*ExternalLine[9:5]Interrupts*/#defineTIM1_BRK_IRQChannel((u8)0x18)/*TIM1BreakInterrupt*/#defineTIM1_UP_IRQChannel((u8)0x19)/*TIM1UpdateInterrupt*/#defineTIM1_TRG_COM_IRQChannel((u8)0x1A)/*TIM1TriggerandCommutationInterrupt*/#defineTIM1_CC_IRQChannel((u8)0x1B)/*TIM1CaptureCompareInterrupt*/#defineTIM2_IRQChannel((u8)0x1C)/*TIM2globalInterrupt*/#defineTIM3_IRQChannel((u8)0x1D)/*TIM3globalInterrupt*/#defineTIM4_IRQChannel((u8)0x1E)/*TIM4globalInterrupt*/#defineI2C1_EV_IRQChannel((u8)0x1F)/*I2C1EventInterrupt*/#defineI2C1_ER_IRQChannel((u8)0x20)/*I2C1ErrorInterrupt*/#defineI2C2_EV_IRQChannel((u8)0x21)/*I2C2EventInterrupt*/#defineI2C2_ER_IRQChannel((u8)0x22)/*I2C2ErrorInterrupt*/#defineSPI1_IRQChannel((u8)0x23)/*SPI1globalInterrupt*/#defineSPI2_IRQChannel((u8)0x24)/*SPI2globalInterrupt*/#defineUSART1_IRQChannel((u8)0x25)/*USART1globalInterrupt*/#defineUSART2_IRQChannel((u8)0x26)/*USART2globalInterrupt*/#defineUSART3_IRQChannel((u8)0x27)/*USART3globalInterrupt*/#defineEXTI15_10_IRQChannel((u8)0x28)/*ExternalLine[15:10]Interrupts*/#defineRTCAlarm_IRQChannel((u8)0x29)/*RTCAlarmthroughEXTILineInterrupt*/#defineUSBWakeUp_IRQChannel((u8)0x2A)/*USBWakeUpfromsuspendthroughEXTILineInterrupt*/#defineTIM8_BRK_IRQChannel((u8)0x2B)/*TIM8BreakInterrupt*/#defineTIM8_UP_IRQChannel((u8)0x2C)/*TIM8UpdateInterrupt*/#defineTIM8_TRG_COM_IRQChannel((u8)0x2D)/*TIM8TriggerandCommutationInterrupt*/#defineTIM8_CC_IRQChannel((u8)0x2E)/*TIM8CaptureCompareInterrupt*/#defineADC3_IRQChannel((u8)0x2F)/*ADC3globalInterrupt*/#defineFSMC_IRQChannel((u8)0x30)/*FSMCglobalInterrupt*/#defineSDIO_IRQChannel((u8)0x31)/*SDIOglobalInterrupt*/#defineTIM5_IRQChannel((u8)0x32)/*TIM5globalInterrupt*/#defineSPI3_IRQChannel((u8)0x33)/*SPI3globalInterrupt*/#defineUART4_IRQChannel((u8)0x34)/*UART4globalInterrupt*/#defineUART5_IRQChannel((u8)0x35)/*UART5globalInterrupt*/#defineTIM6_IRQChannel((u8)0x36)/*TIM6globalInterrupt*/#defineTIM7_IRQChannel((u8)0x37)/*TIM7globalInterrupt*/#defineDMA2_Channel1_IRQChannel((u8)0x38)/*DMA2Channel1globalInterrupt*/#defineDMA2_Channel2_IRQChannel((u8)0x39)/*DMA2Channel2globalInterrupt*/#defineDMA2_Channel3_IRQChannel((u8)0x3A)/*DMA2Channel3globalInterrupt*/#defineDMA2_Channel4_5_IRQChannel((u8)0x3B)/*DMA2Channel4andDMA2Channel5globalInterrupt*/