STM32的ADC的采样时间及模拟信号的最大带宽

请看STM32技术参考手册的16.2节，和STM32F103xx数据手册的5.3.17节表44。可以在ST的中文网站下载到上述2个手册： [url=http://www.stmicroelectronics.com.cn/stonline/mcu/MCU_Pages.htm]http://www.stmicroelectronics.com.cn/stonline/mcu/MCU_Pages.htm[/url]

前面所说“STM32的ADC的采样及转换时间最小为1us”，实际上STM32的ADC采样及转换时间可以通过程序编程进行调整，共有8种选择，按 ADC模块的驱动时钟算分别为：

1.5 ADC时钟周期

7.5 ADC时钟周期

13.5 ADC时钟周期

28.5 ADC时钟周期

41.5 ADC时钟周期

55.5 ADC时钟周期

71.5 ADC时钟周期

239.5 ADC时钟周期

采样及转换时间最小的1us是在CPU时钟为56MHz(STM32F101xx为28MHz)时达到。

可能提出的问题

tS(fADC = 14 MHz)最小 = 0.107?s.实际上就是 =1.5T/14.还有几件事：

1.采样及转换时间最小的1us是在CPU时钟为56MHz(STM32F101xx为28MHz)时达到。"这句话出自何处？

我倒是看到fADC的最大值是14MHz.

2.这句话是自身矛盾的。为什么为了达到1Mhz的采样率，好芯片要更高的时钟？

3.采样时间和采样周期是两个概念。采样时间是整个ADC性能的重要参数。（请参考采样示波器的“采样”的概念）

4.您在上面提到的采样时间的选择，AD转换周期(TCONV) = 采样时间+ 12.5个周期。如何选择？依据是什么？

5.我上面提到的“模拟信号的最大带宽”这个概念，我在坛上关注了大半年，发现大家从未讨论过。而这对用好ADC是很重要的。

问题1：采样及转换时间最小的1us是在CPU时钟为56MHz(STM32F101xx为28MHz)时达到。"这句话出自何处？我倒是看到fADC的最大值是14MHz

答：这句话出自《STM32技术参考手册》第16.2节

ADC conversion time:

– STM32F103xx performance line devices: 1 us at 56 MHz (1.17 us at 72 MHz)

– STM32F101xx access line devices: 1 us at 28 MHz (1.55 us at 36 MHz)

关于fADC的最大值是14MHz，请看《STM32F103xx数据手册》第5.3.5节，表18下面的注释：

Specific conditions for ADC: fHCLK = 56 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, fADCCLK = fAPB2/4, ADON bit in the ADC_CR2 register is set to 1.

即fADC在fHCLK=fAPB2=56MHz时达到14MHz。

2.这句话是自身矛盾的。为什么为了达到1Mhz的采样率，好芯片要更高的时钟？

103当然可以用和101同样的时钟并达到1Mhz的采样率。

但因为103的APB2可达72MHz,而101的APB2只可达36MHz，如果用户想使用APB2的其他外设，用户会不希望为了配合ADC的14M而采用低的时钟。所以这句话可以这样说：“在不影响ADC最高采样率的情况下，APB2最高可跑到56M"

3.采样时间和采样周期是两个概念。采样时间是整个ADC性能的重要参数。（请参考采样示波器的“采样”的概念）

103的DATASHEET有的，"ADC characteristics"

tS Sampling time， fADC = 14 MHz， 0.107 μs，就是1.5×1/fADC

4.您在上面提到的采样时间的选择，AD转换周期(TCONV) = 采样时间+ 12.5个周期。如何选择？依据是什么？

要看外接的等效输入电阻及电容。103的DATASHEET上有一个公式

R(AIN)

还有一个图表

Ts (cycles) tS (μs) RAIN max (kΩ)

1.5 0.11 1.2

7.5 0.54 10

13.5 0.96 19

28.5 2.04 41

41.5 2.96 60

55.5 3.96 80

71.5 5.11 104

239.5 17.1 350

5.我上面提到的“模拟信号的最大带宽”这个概念，我在坛上关注了大半年，发现大家从未讨论过。而这对用好ADC是很重要的。

同样拿示波器举例，示波器前端有运放，再接ADC。对于运放，一般才提”模拟信号的最大带宽“，但对于后面的ADC，重要的指标是采样、保持、转换时间，根据Nyquist采样定律，至少2倍采样率才能重现波形，而通常做法是4~10倍，所以对于103，一定要提“模拟信号的最大带宽”这个概念的话，有工程意义上的值是1M/4~10 约为250k～100k。

1. STM32F的ADC最高采样率是1MHz。

2. 原翻译错了，根据aes_sea的建议“采样及转换时间最小的1us是在CPU时钟为56MHz(STM32F101xx为28MHz)时达到”应改成 “在不影响ADC最高采样率的情况下，STM32F101xx的APB2最高可跑到56M..."

我的理解是：

STM32F10X的ADC的最高工作频率为14MHz，不能达到18MHz，（这是ST的无奈，当然已经很不错了。）而芯片的fSYSCLK和fADC 又必须保持2N倍的关系。

所以，若用户考虑ADC的性能，fADC=14MHz，则选SYSCLK=14*4=56MHz。

若用户考虑系统的性能，fSYSCLK=72MHzf，则选fADC=72/6=12MHz。

此时，ADC最高采样率是12/14=0.857MHz。

3. 最小采样时间就是1.5个ADC时钟周期。

4. 由于芯片的保持电容<5P,而其模拟开关的导通电阻<1K,本来要求AD源的输出阻抗<1.2K,为了方便用户,简化AD源的电路，采样时间是可选的。

故上述表格本应反过来：根据用户的各个AD源的输出阻抗，选择合适的采样时间。

5. “根据Nyquist采样定律，至少2倍采样率才能重现波形”是老的观念。

否则，采样示波器的的最高频率怎么会远高于其ADC的最高频率。软件无线电也不会出现了。

技术高手应该明白“通带采样”的概念。而这又和“最小采样时间”关联。

带宽是相对于模拟信号而言的，即能够采集到的最大的模拟信号的频率。采样率是相对于数字信号而言，即采样时间所决定。这两点在AD转换器上都有体现，一般来讲AD的采样率要大于带宽，但也有小于带宽的，这就是将来高带宽的示波器的思想，用多个AD，利用相位差，在一个时钟周期内多个AD完成协同工作，这样就可以降低单个AD的采样率，是未来的趋势。