挑战下一代印刷电路板封装　阵列组态基板崭露头角

业界已逐渐考虑摆脱传统的引线封装，接受结构更为复杂的阵列组态基板封装技术，却也面临先天性散热、高密度等挑战，若能克服困难，这个下一世代的封装技术可望提升众多应用元件的整体效能，展现封装技术新契机。
电子产业已经了解，在半导体电路密度增加的状况下，封装晶片在散热、机械及电子品质上，将会面临接踵而至的挑战。尽管大多数半导体元件仍继续采用引线封装结构，许多提供更复杂且更高效能产品的制造商，已经开始倾向采用阵列组态的基板封装。运用均匀阵列式接点结构，基板的中介层得以将最终封装的外围轮廓缩至最小。基板与中介层通常指的是相同的东西：一个具有提供接地与电源分配功能的电子互连介面中介层。

电路密度/效能/散热要求多基板铸造市场与众不同

在接点的间距或间隔被缩减时，接点的密度就可以超越引线封装，而电子通道的长度也得以缩短。导体的通道越短，电感就越小，而且因接点是在晶粒元件的正下方，因此可藉由基板至宿主(Host)电路结构之间的连结，进而达到更好的散热效果。上述特性使得阵列封装脱颖而出，比传统的引线封装结构更适合使用在各式各样的元件，其中包括微处理器、微控制器、特殊应用IC、记忆体和个人电脑晶片组等应用产品。

半导体封装设计的基板铸造，是电子产业中一个十分特殊的市场，其部分的原因是因为这样的技术在高电路密度、高电子效能和散热稳定性上都有一些特殊要求(图1)。另外，叠层式基板则是针对阵列封装所设计，举例来说，它可能含有一、二或数层的电路，并特别针对较高输入/输出(I/O)数量的半导体应用量身设计。

图1 随电晶体数量持续增加，电路板须满足高密度、高效能和散热稳定等特性。

许多的有机基板材质，在较高的玻璃转移温度(Tg)下加工处理后，能够达到比较低的介电常数，并具有优异的绝缘特性。业界亦开发出许多材料，不仅具备更好的高频(HF)效能，而且和商业化环氧树脂/层压玻璃一样容易制造。这类材料称为强化纤维复合玻璃，内含陶瓷充填的热凝性原料，而这种特殊材料经过极高的Tg(>280℃)温度处理后，即可在高温环境下运作。

驱动先进封装技术小尺寸/低成本需求扮要角

半导体封装所采用的基板，可和多个导线层一起进行加工处理，而整合这些导线层中的被动元件有许多方法。为了符合系统层级的效能与密度上要求，加工后的半导体封装必须具备理想的散热与电子特性，以提高晶粒的效能。

新开发的先进封装技术，亦须考量市场对于更小尺寸、更多I/O及尽可能压低封装成本方面的需求。影响基板成本的因素包括专属材料、电路层数量及绕线复杂度。在需要两层或更多电路层时，金属面或电路会藉由镀通孔(PTH)或半通导孔(Partially Formed Via)相互连结，方法和用于第二层构装的传统印刷电路板(PCB)相同。而复杂度较低的半导体在封装时，虽然只需要一或两个金属层，但具有较高I/O与高效能的半导体则需要额外电路层，以作为封装内绕线电源分配与接地的用途。

举例来说，一个基板中，在一个双层核心(2-2-2)的两个面上的两个增层式电路层，通常会采用半附加式图案成形，用来制作高解析增层电路图案，并运用消去式图案成形技术来制作基板的核心或基极层。内侧与外侧的电路层，则透过雷射溅镀与电镀导孔和各元件互连。为了让半导体元件达到更高密度的电路绕线目标，产业使用雷射溅镀与电镀微导孔制程，并采用隐藏性微导孔(Via-in-pad)技术(图2)。在功能增加之际，线路密度也须同步提高。而在埋入式微导孔中填入实心铜，是原本针对高密度半导体基板应用所设计的方法，如今被广泛用在增层式电路板，为无线手机制造超高元件密度的组件。

图2 增层式基板以实心铜填入微通孔。

多层基板设计成主流低成本有机材料基板受瞩目 在单一晶片要求更多的功能时，每个新世代的产品就必须整合越来越多的电晶体或位元。一般而言，随着晶片内部电晶体的数量持续增加，就会需要更多的焊垫与接脚，才能让I/O讯号能够进出IC。虽然有一些半导体封装基板仅需要二或四层的增层式电路板，但一般基板的电路层数量则是持续增加。有几家基板供应商近期将针对45奈米元件采用十至十四层的基板。例如像英特尔(Intel)的65奈米Presler处理器就是用十二层基板制成，而英特尔的45奈米凌动(Atom)处理器则采用六层基板。向来采用陶瓷基板来制造高效能半导体的升阳(Sun)，表示运用更多层基板的设计，可使低成本的有机材料基板，成为多款新微处理器的理想替代方案。

覆晶接合法渐取代引线搭接高密度晶粒疑虑待解决

透过对产业的观察，材料的研发对于大多数技术演进而言，是重要的基石。而产业的里程碑也持续反映出，材料与制程的改良是促进新技术发展、改进产品效能及提高制造效率的重要助力。此外，产品研发业者也深刻地体认到，在将引线搭接晶粒到基板间介面，并无法满足所有应用中效能优化的标准，尤其是在高速处理器与特定应用积体电路(ASIC)产品日益增加的情况下。

目前，针对下个世代的元件产品，半导体供应商完全舍弃传统引线搭接的封装组合法，转而选择更具备微型化优势的晶粒面朝下的覆晶(FC)接合法。不过这其中也存在一些问题，包括可能影响到覆晶晶粒的高密度、焊锡凸块的均匀度及基板的平坦度。另外，超细间距覆晶应用的电迁移效应，也可能会导致金属间化合物的形成，长期下来会在微间距接点之间形成可导电的桥接物。而这都会对覆晶应用造成灾难性的后果，因为这类应用采用高密度的直流电，随着晶粒元素结构尺寸持续缩小，此类效应也会越来越显著。

具备细间距/高接脚数覆晶晶粒接合互连平台发扬光大

不过，在高密度覆晶接合方面，有一种可行的解决方案，就是在相对较新的增层基板铸造制程上，提供许多均匀、并适合用在凸块晶粒接合(图3)上的互连平台。互连平台是在封装基板铸造制程的最后阶段，运用消去法制程制作，其特性是提供一个均匀的平面封装互连通道，符合超细间距以及高接脚数覆晶晶粒元素的各种需求。这项技术之目的是排除封装基板上的焊料印刷(Solder Printing)，让150微米以下凸块间距的元件能达到高良率。其系统亦支援高长宽比的元件连结，并容许直立间隙凸起，因此即使其采用低融点焊料，亦能有效地控制充填底胶。架高接点基板让研发环境能在晶粒上提供更小的凸块间距，并且免除因缩小焊垫尺寸以致造成电流丛聚效应以及电迁移问题。 [!--empirenews.page--]

图3 高密度覆晶装在μPILR基板上。
(本文作者为Tessera大中华区副总裁暨台湾区总经理)