IMEC探讨10nm以下制程变异

明天的智慧系统将会需要更多的运算能力和储存容量，这些都远远超过今天的处理器和记忆体所能提供的极限。而这也推动了我们对晶片微缩技术的需求。

在演讲中，Steegen了解释IMEC 如何在超越10nm以后继续推动晶片微缩。在10nm之后，或许还能跟着摩尔定律(Moore's Law)的脚步，并沿用微影技术，但在这之后，就必须视采用的材料和新设计架构了。

Steegen指出，CMOS仍然可以微缩，只是更加困难。当达到次15nm时，就会需要更先进的超紫外光(EUV)和更先进的图案技术。这也意味着势必要朝3D元件架构，如FinFET元件转移，而这又需要在材料方面的创新，如具备更高迁移率通道的崭新材料。

摩尔定律仍会持续，但Steegen指出，复杂性、成本和变异性只会不断提升。新技术和新的设计解决方案都必须同时进行最佳化。[!--empirenews.page--]

“好消息是CMOS目前仍持续微缩，从平面矽元件架构(20nm)向FinFET元件架构(14nm)转移，以便更好地控制短通道效应。然而，当你引进新材料时，变异性就会遽增，”她表示。

资料来源：IMEC

资料来源：IMEC

在会后与《EE Times》的访谈中，Steegen描述了更多有关变异问题的细节。

“在转移到完全耗尽型通道元件，如FinFET时，我们将能大幅减少通道掺杂，进而减少与随机掺杂有关的变异问题，”Steegen解释道。“这也有助于减少元件失配情况。然而，随着半导体元件朝非平面架构方面发展，新的变异也随之出现。包括侧壁传导、增加的表面体积比、陷阱(trap)以及由缺陷引发的变异(如低频杂讯、BTI可靠性等)都变得更加重要。

她接着指出，“这些新的因素有些会出现在10nm节点。而我们希望新材料和更先进的闸极堆叠模组能够再推升元件性能。更具挑战性的整合(如选择性的异质磊晶生长)都可能导致新的随机缺陷。此外，材料也可能会改变通道载子和陷阱/缺陷间的相互作用，进而产生可靠性和杂讯等变化。

当被问及要怎么做才能缓解变异问题时，Steegen解释道，IMEC正在从提高工程材料品质方面着手。

这也关系到基础的通道材料能带设计研究工作，这些研究都和最佳化元件的可靠性和性能有关。例如，她指出，“我们正在进行运用自由植入量子阱矽化锗(SiGe)通道元件来改善NBTI可靠性的研究。另外，我们也正在研究14nm以下应用的FinFET元件。”

Steegen表示，作为该计划的一部分，IMEC正在定义设计中的范式转变。研究人员们正在探讨可能的解决方案，其中有一些会需要EDA工具的支援。[!--empirenews.page--]为此，IMEC也与EDA供应商就3D的可测试性设计、TCAD、P&R的选择对微影带来的影响、OPC、3D系统的设计开发/试验等不同领域进行合作。

在会议结束之际，Steegen重由：“必须从设计开始就将「变异性和成本」纳入考量。在半导体产业中，我们总是不断地重塑自己扮演的角色。而未来，这个过程也将会一遍又一遍地循环下去。”