中芯国际与Cadence共推65纳米低功耗解决方案
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电子设计企业Cadence设计系统公司今天宣布推出一款全面的低功耗设计流程，面向基于中芯国际65纳米工艺的设计工程师。该流程以Cadence低功耗解决方案为基础，通过使用一个单一、全面的设计平台，可以更加快速地实现尖端、低功耗半导体产品的设计。
“目前，功耗已成为一个关键的设计制约因素，从技术和成本的角度来说，它同时序和面积一样重要”，SMIC设计服务中心副总裁刘明刚表示，“SMIC-Cadence Reference Flow 4.0具有先进的自动化低功耗设计功能，能够满足低功耗设计创新的需要。”
通过低功耗芯片的设计实现，完成了对该设计流程的确认。上述芯片利用了 SMIC 的内部设计65纳米库，包括有效的电流源模型(ECSM)标准单元、功耗管理单元、PLL、SRAM 和 I/O 库。该设计中所采用的低功耗技术包括功率门控和多电源/多电压(MSMV)技术，可以降低漏电和动态功耗消耗。
“能率对许多新型半导体产品来说都是一个关键的要求，然而设计者有时却认为关注于功耗只是最近才刚刚兴起，因而伴随着很多风险”，Cadence公司产品营销副总裁 Steve Carlson 表示，“Cadence 低功耗解决方案提供了全面的、经过硅验证的从前端到后端的流程，面向基于SMIC的65纳米工艺技术的设计者，它包括对功能和结构的验证，同时提高了生产率。该解决方案快速、易用并经过了实践检验。”
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