Avago与Cadence合作 提高28纳米设计效率

摘要：  Cadence目前正在与Avago合作开发其下一款高速网络芯片——一个1.5亿门级的设计。

关键字：  元件，  纳米，  芯片

日前，Cadence设计系统公司宣布模拟界面元件领先供应商Avago Technologies使用Cadence Encounter Digital Implementation(EDI)系统在其大型28纳米网络芯片设计中，大幅度加快了设计进度，提高了工程效率。Avago实现了1GHz的性能，比之前所用软件设计的芯片提高了57%。此外，通过更快的时序闭合和更少设计迭代，全芯片实现的总时间也大大改进。Cadence目前正在与Avago合作开发其下一款高速网络芯片——一个1.5亿门级的设计。

“通过与Cadence合作，我们提高了28纳米设计的效率，”Avago的ASIC产品部门副总裁兼总经理Frank Ostojic说，“EDI系统的最新GigaOpt技术可帮助改善运行时间，这对于我们大型设计的上市时间非常重要。”

EDI系统提供了一种有效的方法优化高性能、千兆级设计的功耗、性能和面积。此外，EDI系统中内嵌的“设计内”签收功能可确保实现期间的时序与功耗计算与签收引擎最后生成的计算结果之间的相关性，减少实现与签收阶段之间的迭代次数，为设计团队提高效率。

GigaOpt 技术是今年初EDI系统刚刚推出的一种独特的技术，综合了物理感知型综合技术与物理优化，实现更快的时序闭合与更好的相关结果。这是一种功能强大的优化技术，在尖端的高性能处理器中应用多线程处理。在Avago最新的28纳米设计中，GigaOpt的“route-driven”优化技术会在流程中较早阶段就考虑到布线层的因素，能够极大改进时序优化的最终结果。

“Avago 面临着巨大的挑战，要迅速将极其复杂的设计打入市场，同时又要保持其高指标，确保做出高质量的芯片，”Cadence硅实现部门研发高级副总裁Chi- Ping Hsu博士说，“EDI系统有GigaOpt引擎等多种先进技术，能够帮助Avago达成其大型项目的功耗、性能与面积要求。”