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  • Cadence优化全流程数字与签核及验证套装

    Cadence优化全流程数字与签核及验证套装

    楷登电子宣布,其全流程数字签核工具和Cadence 验证套装的优化工作已经发布,支持最新Arm Cortex-A75和Cortex-A55 CP,基于Arm DynamIQ技术的设计,及Arm Mali-G72 GPU,可广泛用于最新一代的高端移动应用、机器学习及消费电子类芯片。为加速针对Arm最新处理器的设计,Cadence为Cortex-A75和Cortex-A55 CPU量身开发全新7nm快速应用工具(RAK),包括可实现CPU间互联和3级缓存共享的DynamIQ共享单元(DSU),以及专为Mali-G72 GPU开发的7nm RAK。 我们经开始使用完整的数字和签核工作流程及Cadence验证套装,对采用全新Arm Cortex和Mali处理器的复杂系统级芯片(SoC)进行流片。 Cadence RAK可以加快7nm设计的物理实现、签核和验证速度,帮助设计师缩短移动芯片和消费类芯片的上市时间。Arm与Cadence拥有多年合作经验,Cadence全新RAK将为Arm IP的实现提供针对性的技术支持。 基于该RAK,Cadence数字签核工具可实现最优功耗、性能和面积(PPA)目标。工具中包含脚本、芯片布局图样例和Arm 7nm IP库。Cadence的RTL-to-GDS全流程工作流包括如下数字和签核工具: · Innovus 设计实现系统:基于统计的片上偏差(SOCV)的传递和优化结果 可以改善7nm设计的时序、功耗和面积收敛 · Genus™ 综合解决方案:寄存器传输级(RTL)综合可以满足当前所有最新的7nm先进工艺节点的设计要求,并借助Innovus系统实现整体设计收敛 · Conformal® 逻辑等价性检查(LEC):保证设计实现流程中逻辑改变和工程改变指令(ECO)的精确性 · Conformal低功耗:实现并验证设计过程中的功耗约束文件,并将低功耗 等价性检查与结构性、功能性检查相结合,实现低功耗设计的全芯片验证 · Tempus™ 时序签核解决方案:实现基于路径、签核准确、可物理感知的设计优化,缩短流片时间 · Voltus™ IC电源完整性解决方案:在设计实现和签核过程中使用静态和动态分析,确保最佳的功耗分布 · Quantus™ QRC提取解决方案:满足所有7nm先进节点设计要求,确保芯片成品准确符合设计方案 “Cortex-A75和Cortex-A55 CPU可以提供分布式智能从终端到云端(edge-to-cloud),同时搭配Mali-G72 GPU,可以帮助客户体验到在多台设备上的高效和高质量的图像。”Arm公司副总裁兼计算事业部总经理Nandan Nayampally表示,“通过与Cadence的持续紧密合作,Cadence推出的全新数字实现与签核RAK,以及针对Arm 最新处理器的Cadence优化验证套件,我们的共同客户可以快速的迅速集成并改善他们的差异化解决方案,打造具备竞争力的下一代设备。” Cadence验证套件针对Arm 设计进行了优化: · JasperGold® 形式验证平台:实现IP和子系统验证,包括Arm AMBA® 协议的形式化验证 · Xcelium® 并行逻辑仿真器:提供经过产品验证的多核仿真器,加速SoC研发和其余Arm的设计验证 · Palladium® Z1企业级仿真平台:包括基于Arm 快速模型(Fast Model)集成的Hybrid技术,操作系统启动最快提升50倍,基于应用软件的软件运行速度最快提升10倍,并利用动态功耗分析技术实现功耗快速预估 · Protium™ S1 FPGA原型平台:与Palladium Z1企业级仿真平台集成使用,并可与Arm DS-5集成来进行流片前嵌入式软件的调试 · vManager™规划与度量工具:为JasperGold平台、Xcelium仿真、Palladium Z1平台和Cadence VIP解决方案提供度量验证,实现Arm系统级芯片的验证收敛 · Perspec™ 系统验证工具:结合面向Armv8架构设计的PSLib,提供软件驱动的用例验证,较传统验证激励开发效率最高提升10倍 · Indago™ 调试平台:可对RTL设计、验证环境和嵌入式软件进行调试, 并支持基于Arm CPU的软硬件协同调试 · Cadence验证工作台:与Arm Socrates™封装 Armv8 IP和VIP相结合,实现快速的SoC集成和UVM测试环境的搭建 · Cadence互联工作台:可与Xcelium仿真器、Palladium Z1平台和Cadence验证IP同时使用,对基于Arm CoreLink™ 互联IP的系统进行快速的性能分析与验证 · 验证IP组合:实现包括Arm AMBA互联在内的IP和SoC验证,支持Xcelium仿真器、JasperGold平台和Palladium Z1平台 “得益于和Arm的紧密合作,针对全新Arm CPU和GPU,我们对高级数字设计实现和签核解决方案及验证解决方案进行了优化,帮助客户更高效地研发7nm移动类和消费类芯片,”Cadence公司执行副总裁兼数字与签核事业部及系统与验证事业部总经理Anirudh Devgan博士表示。“基于RAK和Cadence验证套装,设计师不仅可提升PPA和缩短项目周期,同时还将设计出基于Arm 技术的最先进产品。”

    时间:2017-09-07 关键词: cadence 技术前沿 rak

  • Cadence优化全流程数字与签核及验证套装,支持Arm Cortex-A75、Cortex-A55 CPU及Arm Mali-G72 GPU

    楷登电子(美国Cadence公司,NASDAQ: CDNS)今日宣布,其全流程数字签核工具和Cadence®验证套装的优化工作已经发布,支持最新Arm® Cortex®-A75和Cortex-A55 CP,基于Arm DynamIQ™技术的设计,及Arm Mali™-G72 GPU,可广泛用于最新一代的高端移动应用、机器学习及消费电子类芯片。为加速针对Arm最新处理器的设计,Cadence为Cortex-A75和Cortex-A55 CPU量身开发全新7nm快速应用工具(RAK),包括可实现CPU间互联和3级缓存共享的DynamIQ共享单元(DSU),以及专为Mali-G72 GPU开发的7nm RAK。 我们的客户已经开始使用完整的数字和签核工作流程及Cadence验证套装,对采用全新Arm Cortex和Mali处理器的复杂系统级芯片(SoC)进行流片 Cadence RAK可以加快7nm设计的物理实现、签核和验证速度,帮助设计师缩短移动芯片和消费类芯片的上市时间。Arm与Cadence拥有多年合作经验,Cadence全新RAK将为ArmIP的实现提供针对性的技术支持。 基于该RAK,Cadence数字签核工具可实现最优功耗、性能和面积(PPA)目标。工具中包含脚本、芯片布局图样例和Arm7nm IP库。Cadence的RTL-to-GDS全流程工作流包括如下数字和签核工具: · Innovus™设计实现系统:基于统计的片上偏差(SOCV)的传递和优化结果可以改善7nm设计的时序、功耗和面积收敛 · Genus™综合解决方案:寄存器传输级(RTL)综合可以满足当前所有最新的7nm先进工艺节点的设计要求,并借助Innovus系统实现整体设计收敛 · Conformal®逻辑等价性检查(LEC):保证设计实现流程中逻辑改变和工程改变指令(ECO)的精确性 · Conformal低功耗:实现并验证设计过程中的功耗约束文件,并将低功耗 等价性检查与结构性、功能性检查相结合,实现低功耗设计的全芯片验证 · Tempus™时序签核解决方案:实现基于路径、签核准确、可物理感知的设计优化,缩短流片时间 · Voltus™ IC电源完整性解决方案:在设计实现和签核过程中使用静态和动态分析,确保最佳的功耗分布 · Quantus™ QRC提取解决方案:满足所有7nm先进节点设计要求,确保芯片成品准确符合设计方案 “Cortex-A75和Cortex-A55 CPU可以提供分布式智能从终端到云端(edge-to-cloud),同时搭配Mali-G72 GPU,可以帮助客户体验到在多台设备上的高效和高质量的图像。”Arm公司副总裁兼计算事业部总经理NandanNayampally表示,“通过与Cadence的持续紧密合作,Cadence推出的全新数字实现与签核RAK,以及针对Arm最新处理器的Cadence优化验证套件,我们的共同客户可以快速的迅速集成并改善他们的差异化解决方案,打造具备竞争力的下一代设备。” Cadence验证套件针对Arm设计进行了优化: · JasperGold® 形式验证平台:实现IP和子系统验证,包括Arm AMBA®协议的形式化验证 · Xcelium®并行逻辑仿真器:提供经过产品验证的多核仿真器,加速SoC研发和其余Arm的设计验证 · Palladium® Z1企业级仿真平台:包括基于Arm快速模型(Fast Model)集成的Hybrid技术,操作系统启动最快提升50倍,基于应用软件的软件运行速度最快提升10倍,并利用动态功耗分析技术实现功耗快速预估 · Protium™S1FPGA原型平台:与Palladium Z1企业级仿真平台集成使用,并可与Arm DS-5集成来进行流片前嵌入式软件的调试 · vManager™规划与度量工具:为JasperGold平台、Xcelium仿真、Palladium Z1平台和Cadence VIP解决方案提供度量验证,实现Arm系统级芯片的验证收敛 · Perspec™系统验证工具:结合面向Armv8架构设计的PSLib,提供软件驱动的用例验证,较传统验证激励开发效率最高提升10倍 · Indago™调试平台:可对RTL设计、验证环境和嵌入式软件进行调试, 并支持基于Arm CPU的软硬件协同调试 · Cadence验证工作台:与Arm Socrates™封装 Armv8 IP和VIP相结合,实现快速的SoC集成和UVM测试环境的搭建 · Cadence互联工作台:可与Xcelium仿真器、Palladium Z1平台和Cadence验证IP同时使用,对基于ArmCoreLink™ 互联IP的系统进行快速的性能分析与验证 · 验证IP组合:实现包括Arm AMBA互联在内的IP和SoC验证,支持Xcelium仿真器、JasperGold平台和Palladium Z1平台 “得益于和Arm的紧密合作,针对全新Arm CPU和GPU,我们对高级数字设计实现和签核解决方案及验证解决方案进行了优化,帮助客户更高效地研发7nm移动类和消费类芯片,”Cadence公司执行副总裁兼数字与签核事业部及系统与验证事业部总经理AnirudhDevgan博士表示。“基于RAK和Cadence验证套装,设计师不仅可提升PPA和缩短项目周期,同时还将设计出基于Arm技术的最先进产品。”

    时间:2017-09-05 关键词: cadence ARM mali 楷登电子

  • 千人盛会开幕,2017 Cadence全球用户大会 CDNLive登陆上海

    来自三十家顶尖IC公司的用户专家,将在CDNLive大会分享他们的设计成果,覆盖从IP、设计实现、验证、模拟、PCB和封装的全流程 楷登电子(美国Cadence公司)宣布即将于8月22日(星期二)在上海浦东嘉里大酒店举办一年一度的中国用户大会——CDNLive China 2017。以“联结,分享,启发!”为主题的CDNLive大会将集聚超过1000位IC行业从业者,包括IC设计工程师、系统开发者与业界专家,将分享重要半导体设计领域的解决方案和成功经验,让参与者获得知识、灵感与动力,并为实现高阶半导体芯片、SoC设计和系统挑战提供解决方案。详细的会议信息及报名请浏览www.cdnlive.com CDNLive大会是由Cadence公司举办的一年一度的全球巡回用户大会。从今年4月由美国硅谷伊始,覆盖欧洲、日本、台湾、印度、韩国等九大区域和国家,全球超过6000名工程师在这里分享设计成果。在中国上海站,数十位来自海外的Cadence工具专家和知名IC设计公司的设计专家将通过精彩的演讲,与广大中国IC工程师面对面现场交流。 在本届中国用户大会,Cadence公司资深副总裁Tom Beckley先生将来到中国进行主题演讲,同时Cadence特别邀请了领先智能车企业智车优行科技CEO沈海寅先生,阿里巴巴物联网事业部CTO丁险峰先生。带来关于AI驱动智能汽车和万物苏醒的物联网时代的前瞻性演讲。 同时,在CDNLive中国用户大会上,将举行九大技术论坛,将覆盖Cadence所有产品线领域——数字设计实现、系统设计与验证、模拟和混合信号设计、PCB设计与封装、IP与处理器IP。在技术论坛中,除了来自Cadence海外的专家带来的技术分享和产品更新,超过50位来自中国IC设计公司的工程师,将展示他们的技术成果和设计经验。 同时,CDNLive大会中将特别举办“设计者展会”,Cadence邀请了二十五家全球产业伙伴包括全球代工厂、系统公司,作为生态系统合作伙伴,在现场展示其领先的技术和完善的服务,并与工程师进行直接的面对面沟通。 CDNLive China 2017内容简介: 论文演讲: 选择用户授权的大量论文资料,涵盖设计与IP创造、集成与验证等所有方面。看看别人是如何使用Cadence技术,以及他们高效实现硅片、SoC和系统的技巧。 技术演示: 参与多种多样的互动技术演示,更深入地了解具体的Cadence产品、新解决方案以及功能改良。 高端演讲者: 聆听影响全球电子市场巨头们的声音。他们将会讨论硅片、SoC和系统实现的业界趋势,并分享他们对于最紧迫设计挑战的看法。 设计者展会: 了解更多可支持您的生态协作系统。Cadence与我们的合作伙伴将展出共同合作的最新成果。寻找来自我们参展商的新产品与服务。 联络机遇: 与业界同仁热议最新技术,通过会议拓展人脉。

    时间:2017-08-15 关键词: cadence cndlive

  • EDA的低功耗游戏

    随着芯片设计转移到90nm和65nm,芯片制造商面临着新的挑战包括温度、稳定性及电源可靠性或电源效率的差异性等方面的挑战。业界试图通过几种途径努力来解决这些问题。这些努力之一就是PFI(电源前向初始化),由EDA 市场领袖Cadence 设计系统公司开始,通过通用的电源格式(UPF)进一步促进Accellera产业标准体系的加速形成。 PFI成为2006年7月设计自动化大会上的大事件,它揭开了通用电源格式(CPF)的路线图。十月份,在硅集成初始化Si2 协会的努力之下,低功耗LPC 联盟形成。 就在关于LPC的公告发布后一天,在来自其他低功耗标准化实体所取得成果的压力之下,Cadence将CPF 标准化工作移交给Si2 协会。 现在,Si2 指出,它将以社团成员身份加入IEEE SA,一旦CPF工作组被IEEE 批准,Si2 就将作为IEEEC PF工作组的秘书部门进一步与其LPC的工作同步。作为这个工作的一部分,CPF将可以接受LPC 成员的访问——尽管还不清楚他们在情况发生变化或有更新时是否有发言权。 LPC 中的成员对Si2的所有成员都是开放的,而Si2目前包括108个公司——尽管Cadence选择了成为PFI 的成员。Si2 总裁兼CEOSteve Schultz 说,在低功耗设计流中,CPF具有服务于基础角色的优秀潜力。Cadence产业联盟工作组主任Pankaj Mayor 说,“Cadence 完全支持通用电源格式,并且,我们从业界得到的所有反馈是,CPF 满足所有用户的需要。”Mayor解释说,促成Si2与LPC之间更加紧密联系的目的,是为了使CPF更有综合性,使CPF在产业中更广泛的范围内得以适用,这样才能看到标准进程的前景。 即使EDA供应商付出了所有这些时间和努力,但这是不是设计人员所真正需要的呢? 半导体IP供应商Mosaid Techno logies 高级副总裁Michael Kaskowitz警告说,EDA 供应商正试图与物理学做斗争。基于此,他们的工作可能是徒劳无益的——实际上是IP供应商来创造技术以解决低功耗问题。 Kaskowitz说,Mosaid公司已经看到了来自客户的切实的兴趣,这些客户正迅速作出改变架构的行动以解决功耗问题。“人们对于功耗存在很多顾虑,但是它能够在一个标准组织下得以解决吗?有一些确定的问题能够在这些组织中得到解决但是有些问题可能不能解决,因为没有人会愿意分享专利技术,”Kaskowitz说。 而且,他相信,目前由EDA供应商所提供的标准工作是有限的,而上述的问题将可以被IP供应商解决。“我不认为一个标准组织和EDA供应商就能够解决这些问题。他们提出了这些问题,所以他们必须通过IP供应商和晶圆制造厂通过技术手段来解决。”Kaskowitz说。从根本上说,他相信,在设计中,所有涉及功耗的问题正在被错误的产业玩家所操纵。 “在高级水平上,我不理解EDA公司如何能够从本质上解决物理的问题。Mosaid公司已经通过独特的设计方法解决这些问题,制造厂也正通过加工方法的改变解决这些问题。对那些标准组织演说低功耗来说,这很有意义。也许来自EDA工具的一些东西支持你进行测量或模拟,但是他们不能解决功耗问题,”他继续道。 “很多公司将持有致力于功耗问题的专利方案,消费者将会作出判断。这些方案都将被申请专利或者注册商标它将不准备用于标准组织环境中。”他说。在加入Mosaid之前,Kaskowitz是VSI联盟半导体IP标准组织总裁和Mentor Graphics公司IP与嵌入式软件部门总经理。 “大量标准工作的秘密是,如果它不能通过嗅觉测试使外部的人们了解,这就可能是一场做秀。在我们的产业中正在为标准而进行的努力,尤其是那些被EDA公司所驱动的标准努力,就是市场驱动的,”他说。 “真正的方案将来自客户和IP供应商,存在节能的方法,但是你不能期望拎出两年前所做的方案,然后在上面加工一下就完事。这需要架构上的转变。”Kaskowitz总结道。

    时间:2017-08-08 关键词: cadence 芯片设计 EDA技术

  • Cadence推出针对最新移动和家庭娱乐应用的Tensilica HiFi 3z DSP架构

     楷登电子近日宣布推出针对最新移动和家庭娱乐应用中系统级芯片(SoC)设计的Cadence® Tensilica® HiFi 3z DSP IP内核 。其应用包括智能手机、增强现实(AR)/ 3D眼镜、数字电视和机顶盒(STB)等。比较在业界音频DSP内核发货量站主导地位的前一代产品HiFi 3 DSP ,新的HiFi 3z架构将可提供超过1.3倍的更强语音和音频处理性能。  更高的语音采样率需要更复杂的语音预处理,增强型语音通话服务编解码器(EVS)是最新的4G高清语音VoLTE的移动语音编解码器,它支持高达48kHz的采样率,而以前的AMR-WB编解码器的采样率为16kHz。新的HiFi 3z DSP处理EVS的性能比HiFi 3 DSP提升1.3倍以上 。类似的计算工作量的增加也体现在家庭娱乐系统上面,比如杜比AC-4和MPEG-H等音频编解码器从基于声道转换到基于对象的音频。此外,诸如Waves Nx的3D/AR音效算法,可支持杜比Dolby Atmos如身临其境的音效电视机,其所需的音频后处理功能正在推动更高复杂度的信号处理。与HiFi 3 DSP相比,HiFi 3z DSP对处理可支持Dolby Atmos的电视机的性能提高了1.4倍以上。 “Waves不断发展的技术组合和Cadence新一代高效的HiFi 3z DSP内核的结合,使我们能够持续履行我们的使命,将尖端的音频能力随时随地提供给消费者”,Waves Audio消费电子部的执行副总裁及总经理Tomer Elbaz表示。“Waves的算法在HiFi 3z DSP 上运行效率提高了20%。结合我们的多功能音频处理算法组合,可为那些希望为其客户提供卓越的音频体验的制造商提供了极有吸引力的解决方案。” HiFi 3z DSP与前版的HiFi 3 DSP相比,提供了许多架构和指令集(ISA)的改进,包括: · 双加载/储存(load/store ) · 高阶 FLIX 组合(每周期执行多条基本操作指令) · 双倍的 16x16 MAC (八路 MAC) · 增强了用于加速FFT,FIR,及IIR计算的指令集 · 新的指令扩展,提升移动应用编解码器(尤其EVS)性能 · 四路八位加载用于提升语音触发性能 · 八路八位加载以减少神经网络应用所需的存储器 “为追求更好的消费者体验, 新的音频和语音编解码器以及前后处理功能算法应运而生, 信号处理和控制代码工作负荷随之显著增加,” Cadence公司音频/语音IP市场部总监Larry Przywara表示。“我们设计了HiFi 3z DSP以有效地支持这些新的音频和语音计算需求。 HiFi 3z DSP已经授权到用户,其移动SoC已流片并预期在2018年量产 。” Tensilica HiFi DSP系列是最广泛使用的音频/声音/语音处理器,支持超过200个经过验证的软件包,在Tensilica Xtensions™合作伙伴计划中超过95个软件合作伙伴。 超过75家顶级半导体公司和系统OEM厂商选择了Tensilica HiFi DSP,将其用于音频、声音和语音产品。

    时间:2017-07-26 关键词: cadence DSP

  • Cadence推出针对最新移动和家庭娱乐应用的Tensilica HiFi 3z DSP架构

    楷登电子(美国 Cadence 公司)今天宣布推出针对最新移动和家庭娱乐应用中系统级芯片(SoC)设计的Cadence® Tensilica® HiFi 3z DSP IP内核 。其应用包括智能手机、增强现实(AR)/ 3D眼镜、数字电视和机顶盒(STB)等。比较在业界音频DSP内核发货量站主导地位的前一代产品HiFi 3 DSP ,新的HiFi 3z架构将可提供超过1.3倍的更强语音和音频处理性能。 有关Tensilica HiFi 3z DSP的更多信息,请访问www.cadence.com/go/hifi3z。   更高的语音采样率需要更复杂的语音预处理,增强型语音通话服务编解码器(EVS)是最新的4G高清语音VoLTE的移动语音编解码器,它支持高达48kHz的采样率,而以前的AMR-WB编解码器的采样率为16kHz。新的HiFi 3z DSP处理EVS的性能比HiFi 3 DSP提升1.3倍以上 。类似的计算工作量的增加也体现在家庭娱乐系统上面,比如杜比AC-4和MPEG-H等音频编解码器从基于声道转换到基于对象的音频。此外,诸如Waves Nx的3D/AR音效算法,可支持杜比Dolby Atmos如身临其境的音效电视机,其所需的音频后处理功能正在推动更高复杂度的信号处理。与HiFi 3 DSP相比,HiFi 3z DSP对处理可支持Dolby Atmos的电视机的性能提高了1.4倍以上。 “Waves不断发展的技术组合和Cadence新一代高效的HiFi 3z DSP内核的结合,使我们能够持续履行我们的使命,将尖端的音频能力随时随地提供给消费者”,Waves Audio消费电子部的执行副总裁及总经理Tomer Elbaz表示。“Waves的算法在HiFi 3z DSP 上运行效率提高了20%。结合我们的多功能音频处理算法组合,可为那些希望为其客户提供卓越的音频体验的制造商提供了极有吸引力的解决方案。” HiFi 3z DSP与前版的HiFi 3 DSP相比,提供了许多架构和指令集(ISA)的改进,包括: ·双加载/储存(load/store ) ·高阶 FLIX 组合(每周期执行多条基本操作指令) ·双倍的 16x16 MAC (八路 MAC) ·增强了用于加速FFT,FIR,及IIR计算的指令集 ·新的指令扩展,提升移动应用编解码器(尤其EVS)性能 ·四路八位加载用于提升语音触发性能 ·八路八位加载以减少神经网络应用所需的存储器 “为追求更好的消费者体验, 新的音频和语音编解码器以及前后处理功能算法应运而生, 信号处理和控制代码工作负荷随之显著增加,” Cadence公司音频/语音IP市场部总监Larry Przywara表示。“我们设计了HiFi 3z DSP以有效地支持这些新的音频和语音计算需求。 HiFi 3z DSP已经授权到用户,其移动SoC已流片并预期在2018年量产 。” Tensilica HiFi DSP系列是最广泛使用的音频/声音/语音处理器,支持超过200个经过验证的软件包,在Tensilica Xtensions™合作伙伴计划中超过95个软件合作伙伴。 超过75家顶级半导体公司和系统OEM厂商选择了Tensilica HiFi DSP,将其用于音频、声音和语音产品。如需了解Tensilica HiFi DSP系列产品的详细信息,请访问http://ip.cadence.com/ipportfolio/tensilica-ip/audio.

    时间:2017-07-26 关键词: cadence 家庭娱乐应用 dsp架构

  • Cadence针对Palladium Z1仿真平台发布VirtualBridge适配器,软件初启时间最高可缩短三个月

    楷登电子(美国Cadence公司,NASDAQ: CDNS)今日正式发布全新VirtualBridge™适配器。较传统RTL仿真,基于虚拟仿真技术的VirtualBridge™适配器可以加速硅前验证阶段的软件初启。同时,VirtualBridge适配器与传统在线(In-Circuit)仿真应用模式互为补充,通过Cadence® Palladium® Z1企业级仿真平台,可以让软件设计师提前3个月开始进行硅前软件验证工作。 VirtualBridge适配器是Palladium Z1平台提供的增值软件,通过扩展客户应用模式来实现硬件的最大获益。工程师可以与外围设备进行虚拟交互,在没有物理限制的环境下灵活执行任务;此外,新增的虚拟调试功能进一步增强了现有的物理调试手段,支持重复调试及可控错误植入(error injection),大大提高了整个平台的调试效率。将验证任务均衡分配到在线和虚拟仿真模式下,并与Palladium Hybrid等其它Cadence工具无缝整合,VirtualBridge适配器可以帮助设计团队实现硬件投资最大化,缩短软件初启时间。 “虚拟仿真是软件驱动型硬件验证与系统验证的核心能力,”Cadence公司执行副总裁兼数字与签核事业部及系统与验证事业部总经理Anirudh Devgan博士表示。“VirtualBridge适配器可以配合Palladium Z1仿真器助力用户进一步缩短开发周期,将产品快速推向市场。” VirtualBridge适配器是Cadence验证套件的新成员,支持Cadence系统设计实现(System Design Enablement)战略,协助系统和半导体公司更高效地创建完整、差异化的终端产品。Cadence验证套件包括业界领先的核心引擎、验证架构技术和解决方案,提高设计质量,增加吞吐率,满足各类应用程序和垂直市场的验证需求。 “CadenceVirtualBridge适配器帮助我们轻松实现多GPU的复杂配置,”NVIDIA硬件工程设计部主管Narendra Konda表示。“它与Palladium Z1平台的在线仿真测试互为补充,让我们在开发初期即可进行软件应用和驱动测试。”

    时间:2017-06-20 关键词: cadence 适配器 virtualbridge

  • 全新Cadence Virtuoso系统设计平台帮助实现IC、封装和电路板无缝集成的设计流程

    楷登电子今日发布全新Cadence® Virtuoso® System Design Platform(Virtuoso系统设计平台),结合Cadence Virtuoso平台与Allegro® 及Sigrity™技术,打造一个正式的、优化的自动协同设计与验证流程。多项跨平台技术的高度集成帮助设计工程师实现芯片、封装和电路板的同步和协同设计。这一过程在此之前只能通过手动完成,全新Virtuoso系统设计平台可以实现流程自动化,大幅降低出错概率,并将IC和封装之间连接关系检查比对(LVS)的时间由数天缩短至数分钟。 迄今为止,硅技术的进步一直游刃有余地推动微电子产品的升级和更迭;但就在不久前,峰回路转。鉴于现如今芯片、封装和电路板的高度复杂性,无论使用硅材料与否,高性能系统设计都必不可少。这一趋势下,越来越多的设计师希望在单一产品中集成多项异构技术,这不仅会影响IC性能和功能,也给半导体公司带来了各种新挑战。为解决这些难题,Cadence推出了全新跨平台解决方案,实现封装或模组的自动化流程设计,并支持包含多颗基于不同工艺设计套件(PDKs)的IC及相应片外器件的情况。 Virtuoso系统设计平台帮助IC设计师实现在IC验证流程阶段及早考虑系统级布局寄生,并将封装/电路板级版图互联信息与IC版图寄生电学模型结合,从而节省验证时间。自动生成“考虑系统效应”的电路原理图后,设计师可以轻松打造用于最终电路级仿真的测试平台。直到不久前,设计师还只能采用电子数据表和其他专门手段,通过耗时的手动检查来修正错误,这个过程至少需要数日之久;流程自动化后,Virtuoso系统设计平台彻底摈弃容易出错的手动流程,将系统级布局寄生模型与IC设计流程集成,将以往需要耗费数日的工作缩短至数分钟。 “我们一直都在寻找更好的解决方案,以期实现Virtuoso IC设计团队和Allegro封装设计团队更紧密的协作,”东芝存储公司设计方法与基础设施事业部经理Toshihiko Himeno表示。“Cadence推出全新Virtuoso系统设计平台,帮助我们设计功能强大的层次化原理图,在完成IC和封装布局的同时执行LVS检查,并将程序库的开发流程自动化。我们相信,这一全新解决方案可以帮助我们缩短设计周期。Virtuoso系统设计平台不仅节约了宝贵时间,还摈弃了容易出错的设计流程,确保正确流片。” “现如今,随着芯片、封装和电路板复杂性的不断增加,独立设计变得不再可行,”Cadence公司资深副总裁兼定制IC与PCB事业部总经理Tom Beckley表示。“ Virtuoso系统设计平台以最终产品为目标,提供涵盖芯片、封装和电路板设计的完整工作流程,旨在帮助客户打造最佳系统和设备。基于该平台,客户可以利用包括射频、模拟、及数字设备的多种异构IC,优化设计,降低风险,缩短产品上市时间。该创新解决方案是Cadence系统设计实现(System Design Enablement)战略的另一关键成果。”

    时间:2017-06-12 关键词: cadence virtuoso

  • Cadence扩展JasperGold平台用于高级形式化RTL签核

    JasperGold形式验证平台新应用Superlint和Clock Domain Crossing助逻辑设计人员将IP开发时间缩短四周 楷登电子(美国Cadence公司)今日正式发布JasperGold® 形式验证平台扩展版,引入高级形式化验证技术的JasperGold Superlint和Clock Domain Crossing (CDC)应用,以满足JasperGold形式验证技术在RTL设计领域的签核要求。较现有验证解决方案,Superlint和CDC应用提高了IP设计质量,后期RTL变更最高减少80%, IP开发时间缩短4周。如需了解更多关于JasperGold技术用于RTL签核的详细内容,请参访www.cadence.com/go/rtlsignoff。 当今设计变得更为庞大复杂,开发在多个系统级芯片(SoC)中重复使用的强健IP,来提高设计人员生产力的需求日益突出。之前在网表实现阶段的签核检查现在需要在RTL设计阶段完成,但传统的静态lint和CDC工具无法有效保证高质量的RTL代码。 采用全新JasperGold形式化RTL 签核技术,设计人员可以利用更加丰富的功能检查和形式化智能调试来减少违例噪音,这正是目前最为紧迫的RTL签核挑战之一。通过与强大的JasperGold Visualize ™ 调试环境充分集成,JasperGold Superlint和CDC应用利用成熟的形式化智能技术来提高RTL设计的调试效率。此外,两个应用都整合了Cadence已有的形式化能力来增强各种过滤机制。现在,设计人员可以在验证和实现阶段使用稳健、可复用、无CDC问题的RTL代码来实现签核,不仅缩短了整体上市时间,还显著提高了设计质量。 “日益紧张的项目进度和IP质量压力让高效RTL 签核成为开发的重要组成部分,”Cadence数字和签核事业部及系统和验证事业部高级副总裁兼总经理Anirudh Devgan博士说道。“基于公认的JasperGold平台,Cadence将其业界领先的形式验证技术引入RTL签核,帮助逻辑设计人员在更短的时间内开发出更加稳健和可复用的IP代码。” Cadence全新的Superlint应用集成了传统RTL linting和形式验证功能,通过RTL自动生成最完整的功能检查集。同样,在Cadence® JasperGold形式模拟器或Xcelium™ 并行模拟器环境下,CDC应用为严格的CDC验证提供亚稳态插入流程,实现更完整的签核。 客户认可 “ARM一年前就已经采纳了JasperGold Superlint应用,成功改进RTL 签核,缩短产品上市时间。通过在设计期间提前数周发现错误,后期RTL变更大幅减少,并在功能验证阶段节省更多时间。” ——ARM技术服务事业部副总裁兼总经理霍布森·布尔曼(Hobson Bullman) “JasperGold CDC应用帮助我们在RTL签核早期即可发现CDC的功能性及结构性问题并完成纠错,提高了设计质量,每个IP的设计和验证可以节省2-4周。” ——STMicroelectronics设计经理大卫·维森佐尼(David Vincenzoni) 针对RTL签核, 全新JasperGold Superlint和CDC应用创新地扩展了Cadence验证套件。新应用支持Cadence系统设计实现战略(SDE),协助系统和半导体公司更高效地创建完整、差异化的终端产品。验证套件包括领先的核心引擎、验证架构技术和解决方案,提高设计质量,增加吞吐率,满足各类应用程序和垂直市场的验证需求。

    时间:2017-06-05 关键词: cadence rtl 签核 jaspergold

  • Cadence数字、签核与定制/模拟工具助力实现三星7LPP和8LPP工艺技术

    楷登电子(美国 Cadence 公司) 今日宣布其数字、签核与定制/模拟工具成功在三星电子公司7LPP和8LPP工艺技术上实现。较前代高阶工艺节点FinFET技术,7LPP和8LPP工艺技术不仅进一步优化了功耗、性能和面积特性,扩展能力也更为出色。目前,客户已经可以应用下一代技术开始早期设计。 Cadence定制/模拟、数字和签核工具全面满足三星工艺需求,支持实现7LPP和8LPP工艺技术;三星客户可开发各类复杂的高阶节点设计,充分满足移动市场和其他垂直市场的应用需求。 目前,三星7LPP工艺采用的数字与签核工具包括Innovus™ 设计实现系统和针对DRC的物理验证系统;采用的定制/模拟工具为Virtuoso® 先进工艺节点平台,包括Spectre® APS仿真器、Spectre® XPS仿真器、Virtuoso ADE产品套件、Virtuoso版图布局套件和Virtuoso原理图编辑器。此外,预计在2017年6月底前,三星7LPP工艺还将采用Quantus™ QRC提取解决方案和针对LVS及MVS的物理验证系统。 三星8LPP工艺采用的数字与签核工具包括Innovus™ 设计实现系统、Quantus QRC提取解决方案和物理验证系统;采用的定制/模拟工具为Virtuoso® 先进工艺节点平台,包括Spectre® APS仿真器、Spectre® XPS仿真器、Virtuoso ADE产品套件、Virtuoso版图布局套件和Virtuoso原理图编辑器。 “我们与Cadence开展紧密合作,确保其定制/模拟、数字和签核工具帮助客户迅速、轻松地发挥高阶节点技术的优势,”三星电子代工厂设计团队高级副总裁Jaehong Park表示。“能够尽早有Cadence上述工具的支持对我们的客户非常重要,唯有如此才能在紧迫的上市时间内将设计交付大规模量产客户。” “在三星工艺应用的Cadence工具可帮助客户提升产品功耗、性能和面积性能,在各自市场中保持竞争力,”Cadence执行副总裁兼数字与签核事业部及系统验证事业部总经理Anirudh Devgan博士表示。“Cadence与三星代工厂展开密切合作,以高效的工作模式让双方共有客户受益,即便是最复杂的高阶节点FinFET设计也能迅速完成实现。”

    时间:2017-06-02 关键词: cadence 签核与定制 工艺节点finfet

  • Cadence发布业界首款面向汽车、监控、无人机和移动市场的神经网络DSP IP

     2017年5月4日,中国上海——楷登电子今日正式公布业界首款独立完整的神经网络DSP —Cadence® Tensilica® Vision C5 DSP,面向对神经网络计算能力有极高要求的视觉设备、雷达/光学雷达和融合传感器等应用量身优化。针对车载、监控安防、无人机和移动/可穿戴设备应用,Vision C5 DSP 1TMAC/s的计算能力完全能够胜任所有神经网络的计算任务。如需了解更多内容,请参访www.cadence.com/go/visionc5。 随着神经网络应用的日益深入和复杂,对计算的要求也与日俱增;同时,神经网络的自身架构在不断更新换代,新网络、新应用和新市场也层出不穷。上述趋势之下,业界亟需一款针对嵌入式系统量身定制的高性能、通用型神经网络解决方案,不仅应该具备极低的功耗,还应拥有高度的可编程能力,以适应未来变化,降低风险。 神经网络DSP vs. 神经网络加速器 基于摄像头的视觉系统在汽车、无人机和安防领域最为常见,这种架构需要两种最基础的视觉优化计算模式。首先,利用传统视觉算法对摄像头捕捉到的照片或图像进行增强;其次,使用基于神经网络的认知算法对物体进行检测和识别。现有的神经网络加速器解决方案皆依赖与图像DSP连接的硬件加速器;神经网络代码被分为两部分,一部分网络层运行在DSP上,卷积层则运行在硬件加速器上。这种架构不但效率低下,且耗能较高。 Vision C5 DSP是专门针对神经网络进行了特定优化的DSP,可以实现全神经网络层的计算加速(卷积层、全连接层、池化层和归一化层),而不仅仅是卷积层的加速。因此,主视觉/图像DSP能力得以释放,独立运行图像增强应用,Vision C5 DSP则负责执行神经网络任务。通过移除神经网络DSP和主视觉/图像DSP之间的冗余数据传输,Vision C5 DSP的功耗远低于现有的神经网络加速器。同时,Vision C5 DSP还提供针对神经网络的单核编程模型。 “我们的很多客户都在纠结如何选择理想的神经网络平台,毕竟一款产品的开发可能耗时数年,”Cadence公司Tensilica事业部市场高级总监Steve Roddy表示。“随时在线(always-on)嵌入式系统的神经网络处理器不仅需要低功耗和较快的图像处理速度,灵活性和永不过时(future-proof)的前瞻性也必不可少。目前的平台都不够理想,客户亟需一个全新的解决方案。Vision C5 DSP通用型神经网络DSP应运而生,它集成方便、使用灵活,功耗能效较CNN加速器、GPU和CPU也更为出色。” “现实世界中的深度学习应用数量庞大,种类繁多,对计算的要求非常苛刻,”嵌入视觉联盟(Embedded Vision Alliance)创始人Jeff Bier表示。“Vision C5 DSP作为神经网络专用编程处理器,可以帮助我们在低成本、低功耗设备上应用深度学习技术。” Vision C5 DSP的参数与性能 依托独立引擎,Vision C5 DSP具备领先的神经网络性能: · 不到1mm2的芯片面积可以实现1TMAC/秒的计算能力(吞吐量较Vision P6 DSP提高4倍),为深度学习内核提供极高的计算吞吐量 · 1024 8-bit MAC或512 16-bit MAC 确保8-bit 和16-bit精度的出色性能 · 128路8-bit SIMD或64路16-bit SIMD的VLIW SIMD架构 · 专为多核设计打造,以极少的资源代价获得NxTMAC的处理能力 · 内置iDMA和AXI4总线接口 · 使用与Vision P5和P6 DSP一致的经验证软件工具包 · 基于业界知名的AlexNet CNN Benchmark,Vision C5 DSP的计算速度较业界的GPU最快提高6倍;Inception V3 CNN benchmark,有9倍的性能提升。 Vision C5 DSP是一款灵活前瞻的永不过时(future-proof)解决方案,支持各类内核尺寸、深度和输入规格。Vision C5 DSP采用多项系数压缩/解压技术,支持未来添加的新计算层。与之相反,CNN硬件加速器由于程序重编能力有限,扩展能力较差。 Vision C5 DSP搭载Cadence神经网络Mapping工具链,可将Caffe和TensorFlow等映射为在Vision C5 DSP上高度优化过的可执行代码,充分发挥手动优化神经网络库的丰富功能。 Cadence正与多家早期客户展开合作。如需了解Vision C5 DSP的详细内容,请联系您的Cadence销售代表。

    时间:2017-05-04 关键词: cadence 神经网络

  • Cadence发布业界首款面向汽车、监控、无人机和移动市场的神经网络DSP IP

    Cadence发布业界首款面向汽车、监控、无人机和移动市场的神经网络DSP IP

     内容提要: ·完整独立的DSP核心,全面支持各级神经网络层 ·芯片面积不到1mm2,计算速度可达每秒1 TeraMAC (TMAC) ·通用的可编程解决方案,为未来而生,满足不断演进的技术需求 ·为视觉设备、雷达/光学雷达和融合传感器应用度身优化 楷登电子(美国Cadence公司)今日正式公布业界首款独立完整的神经网络DSP —Cadence® Tensilica® Vision C5 DSP,面向对神经网络计算能力有极高要求的视觉设备、雷达/光学雷达和融合传感器等应用量身优化。针对车载、监控安防、无人机和移动/可穿戴设备应用,Vision C5 DSP 1TMAC/s的计算能力完全能够胜任所有神经网络的计算任务。 随着神经网络应用的日益深入和复杂,对计算的要求也与日俱增;同时,神经网络的自身架构在不断更新换代,新网络、新应用和新市场也层出不穷。上述趋势之下,业界亟需一款针对嵌入式系统量身定制的高性能、通用型神经网络解决方案,不仅应该具备极低的功耗,还应拥有高度的可编程能力,以适应未来变化,降低风险。 神经网络DSP vs. 神经网络加速器 基于摄像头的视觉系统在汽车、无人机和安防领域最为常见,这种架构需要两种最基础的视觉优化计算模式。首先,利用传统视觉算法对摄像头捕捉到的照片或图像进行增强;其次,使用基于神经网络的认知算法对物体进行检测和识别。现有的神经网络加速器解决方案皆依赖与图像DSP连接的硬件加速器;神经网络代码被分为两部分,一部分网络层运行在DSP上,卷积层则运行在硬件加速器上。这种架构不但效率低下,且耗能较高。 Vision C5 DSP是专门针对神经网络进行了特定优化的DSP,可以实现全神经网络层的计算加速(卷积层、全连接层、池化层和归一化层),而不仅仅是卷积层的加速。因此,主视觉/图像DSP能力得以释放,独立运行图像增强应用,Vision C5 DSP则负责执行神经网络任务。通过移除神经网络DSP和主视觉/图像DSP之间的冗余数据传输,Vision C5 DSP的功耗远低于现有的神经网络加速器。同时,Vision C5 DSP还提供针对神经网络的单核编程模型。 “我们的很多客户都在纠结如何选择理想的神经网络平台,毕竟一款产品的开发可能耗时数年,”Cadence公司Tensilica事业部市场高级总监Steve Roddy表示。“随时在线(always-on)嵌入式系统的神经网络处理器不仅需要低功耗和较快的图像处理速度,灵活性和永不过时(future-proof)的前瞻性也必不可少。目前的平台都不够理想,客户亟需一个全新的解决方案。Vision C5 DSP通用型神经网络DSP应运而生,它集成方便、使用灵活,功耗能效较CNN加速器、GPU和CPU也更为出色。” “现实世界中的深度学习应用数量庞大,种类繁多,对计算的要求非常苛刻,”嵌入视觉联盟(Embedded Vision Alliance)创始人Jeff Bier表示。“Vision C5 DSP作为神经网络专用编程处理器,可以帮助我们在低成本、低功耗设备上应用深度学习技术。” Vision C5 DSP的参数与性能 依托独立引擎,Vision C5 DSP具备领先的神经网络性能: ·不到1mm2的芯片面积可以实现1TMAC/秒的计算能力(吞吐量较Vision P6 DSP提高4倍),为深度学习内核提供极高的计算吞吐量 ·1024 8-bit MAC或512 16-bit MAC 确保8-bit 和16-bit精度的出色性能 ·128路8-bit SIMD或64路16-bit SIMD的VLIW SIMD架构 ·专为多核设计打造,以极少的资源代价获得NxTMAC的处理能力 ·内置iDMA和AXI4总线接口 ·使用与Vision P5和P6 DSP一致的经验证软件工具包 ·基于业界知名的AlexNet CNN Benchmark,Vision C5 DSP的计算速度较业界的GPU最快提高6倍;Inception V3 CNN benchmark,有9倍的性能提升。 Vision C5 DSP是一款灵活前瞻的永不过时(future-proof)解决方案,支持各类内核尺寸、深度和输入规格。Vision C5 DSP采用多项系数压缩/解压技术,支持未来添加的新计算层。与之相反,CNN硬件加速器由于程序重编能力有限,扩展能力较差。 Vision C5 DSP搭载Cadence神经网络Mapping工具链,可将Caffe和TensorFlow等映射为在Vision C5 DSP上高度优化过的可执行代码,充分发挥手动优化神经网络库的丰富功能。 Cadence正与多家早期客户展开合作。如需了解Vision C5 DSP的详细内容,请联系您的Cadence销售代表。

    时间:2017-05-04 关键词: cadence 汽车 无人机 神经网络 新品发布

  • 应用Cadence Protium S1,晶晨半导体大幅缩短多媒体SoC软硬件集成时间

     楷登电子(美国 Cadence 公司)今日宣布,凭借Cadence® ProtiumÔ S1 FPGA原型验证平台,晶晨半导体(Amlogic)成功缩短其多媒体系统级芯片(SoC)设计的上市时间。基于Protium S1平台,晶晨加速实现了软/硬件(HW/SW)集成流程,上市时间较传统软硬件集成工艺缩短 2 个月。如需了解Protium S1 FPGA原型设计平台的详细内容,请访问www.cadence.com/go/protium-s1。 晶晨是Protium S1平台测试的早期参与者之一,期间受益于平台独有的设计实现和原型验证加速能力,可以比以往更早启动SoC设计的软件开发。同时,平台助设计师加快Linux和安卓操作系统的启动速度,并在一天内完成安兔兔评测(AnTuTu benchmark)。 “使用Protium S1平台,我们可以同时执行多个设计实例,提高生产力”,晶晨半导体软件工程总监Jerry Cao表示。“此外,该平台与Cadence Palladium® Z1企业级硬件仿真加速器共享同一个通用编译流程,我们可以充分利用现有Cadence验证环境,保持平台间的功能一致性,进一步提高效率。” Protium S1 FPGA原型验证平台是助用户实现早期软件开发的下一代平台,初始启动(bring-up)时间较传统FPGA原型设计平均缩短80%。Protium S1平台是Cadence验证套件的全新产品,全面符合Cadence的“系统设计实现”创新战略。该战略旨在协助系统和半导体企业以更高的效率打造具有竞争力的终端产品。

    时间:2017-04-27 关键词: cadence FPGA SoC

  • Cadence发布7纳米工艺Virtuoso先进工艺节点扩展平台

     为了应对7nm设计的众多技术挑战,Virtuoso先进工艺平台提供丰富的版图设计功能,包括:支持多重曝光(MPT)的色彩感知的编辑功能、支持FinFET网格功能、及支持模块生成器(ModGen)器件阵列编辑功能等多种高级编辑功能。同时,在电路设计流程中,客户可以使用Spectre® APS仿真器、Virtuoso ADE产品套件和Virtuoso 原理图编辑器执行对多工艺边界的蒙特卡洛分析(Monte Carlo Analysis),从而加强电路设计的差异分析。 “作为移动运算的领军企业之一,我们致力于以最高性能、最低功耗和最高密度实现创新的先进工艺节点设计,”联发科技(MediaTek)模拟设计与电路技术部总经理Ching San Wu表示。“我们与Cadence长期开展密切合作,成功开发并部署了基于Virtuoso先进工艺节点平台的定制设计方法。采用Cadence针对7nm工艺专门开发的多项独特功能,我们得以成功实现近期的流片。” 新版Virtuoso先进工艺节点平台的主要特色包括: · 多重曝光和色彩感知版图:新平台为各种色彩感知“多重曝光”定制设计流程提供关键支持,符合7nm工艺的基准要求,并助用户提高设计生产力。 · ModGen器件阵列:提供与关键合作伙伴共同开发的模块组,助设计师提高7nm工艺节点生产力,降低版图复杂度。 · 自动FinFET布局:支持自动FinFET网格布局,全面简化7nm工艺所需的基于颜色的FinFET设计方法。在充分了解7nm工艺限制条件的基础上,Virtuoso先进工艺节点平台大幅简化了版图设计,并将7nm设计中常见错误发生的可能性降至最低;从而使定制的数字和模拟模块的版图设计时间缩短最高达50%。 · 差异分析:支持针对FinFET技术的高性能蒙特卡洛分析和高西格玛分析,可使总的仿真时间缩短至原时长的十分之一。 “经过长期的创新实践以及与业界领袖的战略合作,Cadence已经成为先进工艺节点定制设计工具的顶尖供应商,”Cadence高级副总裁兼定制IC和PCB事业部总经理Tom Beckley表示。“通过与联发科技等客户的广泛合作,我们降低7nm工艺设计成本的方法已获得充分证实。我们的许多客户都已使用Virtuoso先进工艺节点平台成功流片,交付量产。”

    时间:2017-04-18 关键词: cadence 7纳米工艺

  • Cadence发布7纳米工艺Virtuoso先进工艺节点扩展平台

     楷登电子近日正式发布针对7nm工艺的全新Virtuoso® 先进工艺节点平台。通过与采用7nm FinFET工艺的早期客户展开紧密合作,Cadence成功完成了Virtuoso定制设计平台的功能拓展,新平台能帮助客户管理由于先进工艺所导致的更复杂的设计以及特殊的工艺效应。新版Virtuoso先进工艺平台同样支持所有主流FinFET先进节点,性能已得到充分认证;同时提高了7nm工艺的设计效率。 为了应对7nm设计的众多技术挑战,Virtuoso先进工艺平台提供丰富的版图设计功能,包括:支持多重曝光(MPT)的色彩感知的编辑功能、支持FinFET网格功能、及支持模块生成器(ModGen)器件阵列编辑功能等多种高级编辑功能。同时,在电路设计流程中,客户可以使用Spectre® APS仿真器、Virtuoso ADE产品套件和Virtuoso 原理图编辑器执行对多工艺边界的蒙特卡洛分析(Monte Carlo Analysis),从而加强电路设计的差异分析。 “作为移动运算的领军企业之一,我们致力于以最高性能、最低功耗和最高密度实现创新的先进工艺节点设计,”联发科技(MediaTek)模拟设计与电路技术部总经理Ching San Wu表示。“我们与Cadence长期开展密切合作,成功开发并部署了基于Virtuoso先进工艺节点平台的定制设计方法。采用Cadence针对7nm工艺专门开发的多项独特功能,我们得以成功实现近期的流片。” 新版Virtuoso先进工艺节点平台的主要特色包括: · 多重曝光和色彩感知版图:新平台为各种色彩感知“多重曝光”定制设计流程提供关键支持,符合7nm工艺的基准要求,并助用户提高设计生产力。 · ModGen器件阵列:提供与关键合作伙伴共同开发的模块组,助设计师提高7nm工艺节点生产力,降低版图复杂度。 · 自动FinFET布局:支持自动FinFET网格布局,全面简化7nm工艺所需的基于颜色的FinFET设计方法。在充分了解7nm工艺限制条件的基础上,Virtuoso先进工艺节点平台大幅简化了版图设计,并将7nm设计中常见错误发生的可能性降至最低;从而使定制的数字和模拟模块的版图设计时间缩短最高达50%。 · 差异分析:支持针对FinFET技术的高性能蒙特卡洛分析和高西格玛分析,可使总的仿真时间缩短至原时长的十分之一。 “经过长期的创新实践以及与业界领袖的战略合作,Cadence已经成为先进工艺节点定制设计工具的顶尖供应商,”Cadence高级副总裁兼定制IC和PCB事业部总经理Tom Beckley表示。“通过与联发科技等客户的广泛合作,我们降低7nm工艺设计成本的方法已获得充分证实。我们的许多客户都已使用Virtuoso先进工艺节点平台成功流片,交付量产。”

    时间:2017-04-18 关键词: cadence 7纳米工艺

  • Cadence发布7纳米工艺Virtuoso先进工艺节点扩展平台

    Cadence发布7纳米工艺Virtuoso先进工艺节点扩展平台

     下一代定制设计平台大幅提升先进工艺生产力 楷登电子(美国Cadence公司)今日正式发布针对7nm工艺的全新Virtuoso® 先进工艺节点平台。通过与采用7nm FinFET工艺的早期客户展开紧密合作,Cadence成功完成了Virtuoso定制设计平台的功能拓展,新平台能帮助客户管理由于先进工艺所导致的更复杂的设计以及特殊的工艺效应。新版Virtuoso先进工艺平台同样支持所有主流FinFET先进节点,性能已得到充分认证;同时提高了7nm工艺的设计效率。 为了应对7nm设计的众多技术挑战,Virtuoso先进工艺平台提供丰富的版图设计功能,包括:支持多重曝光(MPT)的色彩感知的编辑功能、支持FinFET网格功能、及支持模块生成器(ModGen)器件阵列编辑功能等多种高级编辑功能。同时,在电路设计流程中,客户可以使用Spectre® APS仿真器、Virtuoso ADE产品套件和Virtuoso 原理图编辑器执行对多工艺边界的蒙特卡洛分析(Monte Carlo Analysis),从而加强电路设计的差异分析。 “作为移动运算的领军企业之一,我们致力于以最高性能、最低功耗和最高密度实现创新的先进工艺节点设计,”联发科技(MediaTek)模拟设计与电路技术部总经理Ching San Wu表示。“我们与Cadence长期开展密切合作,成功开发并部署了基于Virtuoso先进工艺节点平台的定制设计方法。采用Cadence针对7nm工艺专门开发的多项独特功能,我们得以成功实现近期的流片。” 新版Virtuoso先进工艺节点平台的主要特色包括: ·多重曝光和色彩感知版图:新平台为各种色彩感知“多重曝光”定制设计流程提供关键支持,符合7nm工艺的基准要求,并助用户提高设计生产力。 ·ModGen器件阵列:提供与关键合作伙伴共同开发的模块组,助设计师提高7nm工艺节点生产力,降低版图复杂度。 ·自动FinFET布局:支持自动FinFET网格布局,全面简化7nm工艺所需的基于颜色的FinFET设计方法。在充分了解7nm工艺限制条件的基础上,Virtuoso先进工艺节点平台大幅简化了版图设计,并将7nm设计中常见错误发生的可能性降至最低;从而使定制的数字和模拟模块的版图设计时间缩短最高达50%。 ·差异分析:支持针对FinFET技术的高性能蒙特卡洛分析和高西格玛分析,可使总的仿真时间缩短至原时长的十分之一。 “经过长期的创新实践以及与业界领袖的战略合作,Cadence已经成为先进工艺节点定制设计工具的顶尖供应商,”Cadence高级副总裁兼定制IC和PCB事业部总经理Tom Beckley表示。“通过与联发科技等客户的广泛合作,我们降低7nm工艺设计成本的方法已获得充分证实。我们的许多客户都已使用Virtuoso先进工艺节点平台成功流片,交付量产。”

    时间:2017-04-18 关键词: cadence virtuoso 技术前沿 7nm

  • Cadence发布大规模并行物理签核解决方案Pegasus验证系统

     内容提要: ·可扩展至数百CPU,性能最高提升10倍;基于现行的代工厂认证工作规则,全芯片DRC签核可实现100% 精准验证 ·可以近线性扩展至最多960个CPU,DRC签核周转时间由数天缩短至数小时 ·灵活、弹性的云计算平台助客户应对激烈竞争,缩短产品上市时间 楷登电子(美国 Cadence 公司)今日正式发布Pegasus™验证系统,该云计算(cloud-ready)大规模并行物理签核解决方案将助工程师缩短先进节点IC的上市时间。Pegasus™验证系统解决方案是全流程Cadence数字设计与签核套件的新成员,可扩展至数百CPU,设计规则检查(DRC)性能最高可提升10倍,周转时间较上一代Cadence® 解决方案由数日降至数小时。如需了解Pegasus验证系统的详细内容,请参访www.cadence.com/go/pegasus。 早期客户已将Pegasus验证系统用于存储、高性能运算、云、服务器和移动应用等领域的大型设计。Pegasus解决方案具备多项优势: ·大规模并行架构:Pegasus解决方案采用大规模并行架构,拥有前所未有的速度和性能,轻松扩展至数百CPU,助力设计师加快流片速度。 ·缩短全芯片物理验证时间:Pegasus解决方案具备千兆级处理能力,可以近线性扩展至最多960个CPU,助客户大幅缩短DRC签核时间。 ·过渡成本低:Pegasus解决方案基于现行代工厂认证工作规则,客户无需耗费大量学习时间既可实现100% 精确验证。 ·灵活的云计算平台:Pegasus解决方案提供原生云支持,搭建灵活、弹性的运算环境,助客户应对激烈竞争,缩短产品上市时间。 ·高效利用CPU资源:无论何种设备配置和物理位置,Pegasus解决方案的异步处理数据流皆可助客户优化CPU占用,提供最大灵活性以运行丰富的硬件,并实现高速DRC签核。 ·原生兼容Cadence数字与定制设计流程:Pegasus验证系统与Virtuoso® 定制设计平台无缝整合,支持实时DRC签核检查;采用“正确构建”(correct-by-construction)工作流,设计师得以大幅提高布线效率。通过集成Innovus™ 设计实现系统,设计师可以在流程的不同阶段运行Pegasus验证系统并执行各项检查,主要包括:签核DRC和多重曝光分解;执行色彩平衡校验以提升良率;填充时序感知金属以减少时序收敛迭代;工程设计更改(ECO)期间的增量DRC和金属填充以缩短周转时间;以及全芯片DRC。 德州仪器(Texas Instruments)是Cadence Pegasus验证系统的早期客户之一,已经成功将该全新解决方案扩展至540个CPU,大幅缩短全芯片DRC的运行时间。德州仪器此前的DRC解决方案扩展能力有限,难以应对日益紧张的流片进度。较德州仪器此前使用的解决方案,Pegasus验证系统支持原生云处理,可以预测周转时间,实现数量级运行加速,大幅提升设计团队的整体生产力。 无独有偶,Microsemi Corporation高级工程服务部门的高级经理Scott Barrick也表示:“在最先进的技术节点领域,DRC签核的周转时间对流片进度影响极大。Pegasus验证系统的近线性扩展能力帮助我们在极短时间内将全芯片DRC扩展至上百个CPU,且运行速度较上一代Cadence解决方案最高提升10倍。作为下一代解决方案,Pegasus提供原生云支持并具备千兆级处理能力,灵活度大幅提高,可以在流片时的GPU占用高峰期增加数百个CPU,实现理想的运行时间,此前需要40小时以上才能完成的工作现在只需不到3小时。只要流片需要,我们可以轻松运行多次DRC签核迭代。” “先进节点DRC日益复杂,现行解决方案无法实现工程师期待的周转进度,”Cadence公司执行副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示。“Pegasus验证系统的创新架构和原生云计算提供灵活、弹性的运算环境,助客户在数小时内完成先进节点设计的全芯片签核DRC,并缩短上市时间。” 全新Pegasus验证系统是Cadence数字设计与签核套件的进一步拓展。该套件包括从综合到设计实现,再到签核的完整设计流程,旨在帮助客户在种类繁多的应用和垂直领域中快速实现功耗、性能和面积(PPA)目标。全新Pegasus验证系统支持Cadence系统设计实现(SDE)战略,助力系统与半导体公司高效生产具备高区分度的完整终端产品。

    时间:2017-04-14 关键词: cadence

  • Cadence获得TSMC 7nm工艺技术认证

     楷登电子近日正式宣布与台湾积体电路制造股份有限公司(TSMC)取得的多项合作成果,进一步强化面向移动应用与高性能计算(HPC)平台的7nm FinFET工艺创新。Cadence® 数字签核与定制/模拟电路仿真工具获得TSMC 7nm工艺 v1.0设计规则手册(DRM)认证及SPICE认证。合作期间,Cadence开发了包括多种解决方案的全新工艺设计包(PDK),进一步实现功耗、性能和面积(PPA)优化。此外,Cadence 7nm定制电路设计参考流程(CDRF)与设计库参数描述流程也获得增强,并已有客户完成7nm DDR4 PHY IP 的部署。 7nm工具认证 面向TSMC的7nm工艺,Cadence打造了从设计实现到最终Signoff的完整数字流程,且已经通过TSMC认证。该流程由以下核心系统组成:Innovus™ 设计实现系统、Quantus™ QRC提取解决方案、Tempus™ 时序签核解决方案、Voltus™ IC电源完整性解决方案、Voltus-Fi定制化电源完整性解决方案、物理验证系统(PVS)以及版图依赖效应(LDE)电气分析工具。 TSMC 7nm HPC平台已获得多项支持,包括Genus™ 综合解决方案的via-pillar建模以及完整的via-pillar设计实现和签核环境。同时,时钟网格控制和总线布线功能已经实现对高性能设计库的支持,进一步优化PPA性能并减少电迁移(EM)。上述特性皆有助于客户在成功打造先进节点系统的同时减少迭代次数,并确保成本与性能目标的实现。 获得认证的定制/仿真工具包括:Spectre® 加速并行仿真器(APS)、Spectre eXtensive 分区仿真器(XPS)、Spectre经典仿真器、Virtuoso®v版图套件、Virtuoso电路原理图编辑工具以及Virtuoso仿真设计环境(ADE)。7nm 工艺方面,高级设备投射以及定制化布线流程得到增强,助客户提高生产力,满足功耗、多种曝光,密度以及电迁移的要求。 7nm定制设计参考流程(CDRF) 为应对7nm定制与混合信号设计面临的挑战,Cadence成功开发增强版定制电路设计参考流程(CDRF)。增强版CDRF以经过改进的设计方法为基础,提供包括电路设计理念深度解读、版图设计实现,以及签核与验证模块在内的多项特色功能,提高生产力。电路设计模块详细解读了多项实现方法,包括如何通过使用模块发生器(ModGen)限制条件和TSMC PDK 的设备阵列获取电路原理图、如何进行功能性验证、良率预估和优化,以及如何进行可靠性分析;签核验证方面,物理验证模块特别强调了设计规则与“布局对线路图(LVS)”检查、签核寄生参数提取,以及电迁移和电压降(EM/IR)签核检查。 版图设计实现模块包括针对FinFET设备电路布局的互联与限制条件驱动版图,助设计师遵守设计规则,应对版图依赖效应(LDE)。布线模块包括色彩感知流程和创新的电痕模式系统,缩短设计时间,减少寄生,并帮助设计师避免因电迁移而导致的一系列问题。 7nm设计库参数特征化工具流程 工具认证以外,Cadence Virtuoso Liberate™ 参数特征化解决方案和 Virtuoso Variety™ 统计参数特征化解决方案也获得TSMC批准,将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式(LVF)描述方法,上述解决方案可以实现工艺变更签核;并创建电迁移(EM)模型,实现EM信号优化及签核。 面向7nm工艺的IP合作 作为DDR控制器和PHY IP的领先企业,Cadence DDR4 PHY和LPDDR4 PHY曾用于数代TSMC工艺技术(从28HPM/28HPC/28HPC+,到 16FF+/16FFC节点)。通过与TSMC及用户的紧密合作,Cadence从去年开始致力于开发7nm工艺IP。截至2016年第4季度,Cadence应用7nm工艺节点实现DDR4 PHY旗舰产品的成功流片;核心客户也已完成7nm DDR PHY与现有企业级SoC的集成。 “TSMC的最新工艺结合Cadence的强大工具与IP,必将为我们的共同客户打造最佳的先进节点设计解决方案,”Cadence公司执行副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示。“随着v1.0设计规则的成熟以及TSMC认证的获得,我们已经做好充分准备,满足最具创新能力7nm工艺客户的生产需求。” “全新v1.0设计规则与PDK表明,我们在7nm生产设计领域已经达到了全新高度,”TSMC设计架构市场部高级总监Suk Lee表示。“我们与Cadence紧密合作,共同开发针对7nm设计的创新IP并为其颁发认证,助力我们的共同客户实现移动设备与HPC设计的PPA目标。” “ARM与Cadence和TSMC已经就7nm设计流程展开密切合作,” ARM公司系统与软件事业部总经理Monika Biddulph表示。“该流程将进一步推动高端移动应用与高性能运算应用的平台开发。”

    时间:2017-03-23 关键词: cadence tsmc 7nm工艺技术

  • Cadence获得TSMC 7nm工艺技术认证

    Cadence获得TSMC 7nm工艺技术认证

     内容概要: ·凭借为TSMC 7nm工艺打造的定制/模拟电路仿真与数字工具套件,Cadence获得TSMC v1.0设计认证及SPICE认证。该套件旨在优化移动应用与高性能应用的计算设计。 ·TSMC与Cadence携手开发面向7nm定制电路设计参考流程的先进方法与特色功能,提高设计生产力 ·Cadence 7nm设计库参数特征化工具流程支持工艺变更签核 ·Cadence采用7nm工艺节点的旗舰DDR4 PHY已成功流片,并将继续开发针对TSMC 7nm工艺的完整设计IP 楷登电子(美国 Cadence 公司)今日正式宣布与台湾积体电路制造股份有限公司(TSMC)取得的多项合作成果,进一步强化面向移动应用与高性能计算(HPC)平台的7nm FinFET工艺创新。Cadence® 数字签核与定制/模拟电路仿真工具获得TSMC 7nm工艺 v1.0设计规则手册(DRM)认证及SPICE认证。合作期间,Cadence开发了包括多种解决方案的全新工艺设计包(PDK),进一步实现功耗、性能和面积(PPA)优化。此外,Cadence 7nm定制电路设计参考流程(CDRF)与设计库参数描述流程也获得增强,并已有客户完成7nm DDR4 PHY IP 的部署。 7nm工具认证 面向TSMC的7nm工艺,Cadence打造了从设计实现到最终Signoff的完整数字流程,且已经通过TSMC认证。该流程由以下核心系统组成:Innovus™ 设计实现系统、Quantus™ QRC提取解决方案、Tempus™ 时序签核解决方案、Voltus™ IC电源完整性解决方案、Voltus-Fi定制化电源完整性解决方案、物理验证系统(PVS)以及版图依赖效应(LDE)电气分析工具。 TSMC 7nm HPC平台已获得多项支持,包括Genus™ 综合解决方案的via-pillar建模以及完整的via-pillar设计实现和签核环境。同时,时钟网格控制和总线布线功能已经实现对高性能设计库的支持,进一步优化PPA性能并减少电迁移(EM)。上述特性皆有助于客户在成功打造先进节点系统的同时减少迭代次数,并确保成本与性能目标的实现。 获得认证的定制/仿真工具包括:Spectre® 加速并行仿真器(APS)、Spectre eXtensive 分区仿真器(XPS)、Spectre经典仿真器、Virtuoso®v版图套件、Virtuoso电路原理图编辑工具以及Virtuoso仿真设计环境(ADE)。7nm 工艺方面,高级设备投射以及定制化布线流程得到增强,助客户提高生产力,满足功耗、多种曝光,密度以及电迁移的要求。 7nm定制设计参考流程(CDRF) 为应对7nm定制与混合信号设计面临的挑战,Cadence成功开发增强版定制电路设计参考流程(CDRF)。增强版CDRF以经过改进的设计方法为基础,提供包括电路设计理念深度解读、版图设计实现,以及签核与验证模块在内的多项特色功能,提高生产力。电路设计模块详细解读了多项实现方法,包括如何通过使用模块发生器(ModGen)限制条件和TSMC PDK 的设备阵列获取电路原理图、如何进行功能性验证、良率预估和优化,以及如何进行可靠性分析;签核验证方面,物理验证模块特别强调了设计规则与“布局对线路图(LVS)”检查、签核寄生参数提取,以及电迁移和电压降(EM/IR)签核检查。 版图设计实现模块包括针对FinFET设备电路布局的互联与限制条件驱动版图,助设计师遵守设计规则,应对版图依赖效应(LDE)。布线模块包括色彩感知流程和创新的电痕模式系统,缩短设计时间,减少寄生,并帮助设计师避免因电迁移而导致的一系列问题。 7nm设计库参数特征化工具流程 工具认证以外,Cadence Virtuoso Liberate™ 参数特征化解决方案和 Virtuoso Variety™统计参数特征化解决方案也获得TSMC批准,将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式(LVF)描述方法,上述解决方案可以实现工艺变更签核;并创建电迁移(EM)模型,实现EM信号优化及签核。 面向7nm工艺的IP合作 作为DDR控制器和PHY IP的领先企业,Cadence DDR4 PHY和LPDDR4 PHY曾用于数代TSMC工艺技术(从28HPM/28HPC/28HPC+,到 16FF+/16FFC节点)。通过与TSMC及用户的紧密合作,Cadence从去年开始致力于开发7nm工艺IP。截至2016年第4季度,Cadence应用7nm工艺节点实现DDR4 PHY旗舰产品的成功流片;核心客户也已完成7nm DDR PHY与现有企业级SoC的集成。 “TSMC的最新工艺结合Cadence的强大工具与IP,必将为我们的共同客户打造最佳的先进节点设计解决方案,”Cadence公司执行副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示。“随着v1.0设计规则的成熟以及TSMC认证的获得,我们已经做好充分准备,满足最具创新能力7nm工艺客户的生产需求。” “全新v1.0设计规则与PDK表明,我们在7nm生产设计领域已经达到了全新高度,”TSMC设计架构市场部高级总监Suk Lee表示。“我们与Cadence紧密合作,共同开发针对7nm设计的创新IP并为其颁发认证,助力我们的共同客户实现移动设备与HPC设计的PPA目标。” “ARM与Cadence和TSMC已经就7nm设计流程展开密切合作,” ARM公司系统与软件事业部总经理Monika Biddulph表示。“该流程将进一步推动高端移动应用与高性能运算应用的平台开发。”

    时间:2017-03-22 关键词: cadence tsmc 技术前沿 7nm

  • Cadence与TSMC合作12FFC工艺技术,驱动IC设计创新

     内容提要: •Cadence的强大工具和丰富IP结合TSMC 12FFC工艺,助力SoC设计师打造中端移动应用及高端消费电子应用 •Cadence数字与签核及定制/模拟电路仿真工具套件获得新版DRM认证,助力客户启动早期开发 •Cadence提供库特征化工具流程,并为开始采纳12FFC工艺的客户开发全新IP •可供客户下载的全新PDK 楷登电子(美国 Cadence 公司)今日正式公布其与台湾积体电路制造股份有限公司(TSMC)全新12nm FinFET紧凑型(12FFC)工艺技术开发的合作内容。凭借Cadence® 数字与Signoff解决方案、定制/模拟电路仿真解决方案及IP,系统级芯片(SoC)设计师可以利用12FFC工艺开发正在快速发展的中端移动和高端消费电子应用。上述应用对PPA性能(功耗、性能和面积)的要求更高,为此,Cadence正与12FFC工艺的早期客户开展紧密合作。 Cadence数字与签核及定制/模拟电路仿真工具已获得TSMC为12FFC工艺设立的新版设计规则手册(DRM)认证,支持TSMC的全新12FFC工艺技术;流程设计工具包(PDK)也已发布,供客户下载。此外,Cadence专门开发设计库特征化工具流程,并为已经采纳12FFC工艺的客户开发全新IP。如需了解Cadence全流程数字与签核解决方案的详细内容,请访问www.cadence.com/go/tsmc12ffcds。如需了解Cadence定制/模拟电路仿真解决方案的详细内容,请访问www.cadence.com/go/tsmc12ffcca。如需了解Cadence IP解决方案的详细内容,请访问www.cadence.com/go/tsmc12ffcip。 12FFC数字签核与定制/模拟电路仿真工具认证 已获得12FFC工艺认证的Cadence数字与Signoff,以及定制/模拟电路仿真工具包括: ·Innovus™ 设计实现系统:符合TSMC 12FFC设计需求,包括布图规划、利用色彩/pin访问/变更感知集成的时序收敛实现布局和布线,以及时钟树和功耗优化;提高生产力,缩短周转时间。 ·Quantus™ QRC提取解决方案:所有12FFC建模特征皆符合TSMC的精度要求,对标代工黄金标准(Foundry Golden),支持多重曝光,并内置3D提取功能。 ·Tempus™ 时序签核解决方案:支持延迟和信号完整性效应的集成高级工艺计算;支持静态时序分析(STA);包括低电压应用在内,皆符合TSMC严苛的精度标准。 ·Voltus™ IC电源完整性解决方案:单元级电源完整性工具。全面支持电迁移和电压降(EM/IR)设计规则和要求的同时,高精度实现全芯片SoC电源签核。 ·Voltus-Fi定制化电源完整性解决方案:SPICE级的精确工具。全面支持电迁移和电压降(EM/IR)的设计规则和要求,实现晶体管级仿真、存储及定制化数字IP模块的分析与签核。 ·Virtuoso® 定制化IC先进节点平台:支持从设计实施到验证的创新流程,提高生产力;集成电气与物理设计检查,并符合TSMC认证Cadence签核平台的相关标准。 ·Spectre® 仿真平台:包括Spectre电路仿真工具、Spectre并行加速仿真工具(APS)、Spectre eXtensive 分区仿真工具(XPS),完全支持具有自发热和可靠性效应的先进节点设备模型,快速精准的实现电路仿真。 ·物理验证系统:采用多项先进技术和工作规则,支持设计规则检查(DRC)、电路布局验证(LVS)、先进金属填充、良率评估、压敏检查及实时设计签核。 ·光刻电气分析器:支持版图依赖效应(LDE)感知再仿真、版图分析、匹配约束检查、LDE贡献报告;并可以依据部分版图生成固定方案,加速12FFC模拟设计收敛。 Cadence数字与签核工具支持12FFC工艺所需的增强布图规划、布局、布线及提取功能。Cadence定制/模拟电路仿真工具提供丰富的底层支持与功能,助设计师获得远高于传统工艺的生产力,精准的快速实现12FFC设计验证,同时确保高性能及高可靠性。 12FFC设计库参数描述工具流程 Cadence Virtuoso Liberate™ 参数特征化解决方案和 Virtuoso Variety™ 统计参数描述解决方案也获得TSMC批准,将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式(LVF)描述方法,上述解决方案可以实现工艺变更签核;并创建电迁移(EM)模型,实现EM信号优化及签核。 面向12FFC的 IP合作 过去数年,Cadence与采用16FF+ 与16FFC工艺的核心客户紧密合作,并于今日开始与12FFC客户展开合作,开发面向智能手机、平板电脑及其他高端消费电子应用的下一代应用处理器。目前,Cadence正将其旗舰产品LPDDR4 PHY迁移至12FFC工艺节点,目标传输速度4266Mbps,助客户充分发挥12FFC工艺的优势。同时,Cadence已经完成面向12FFC的LPDDR控制器IP开发。凭借更高速的处理器和全新的紧凑型标准单元库,采用12FFC工艺的客户将得以进一步缩小芯片尺寸,大幅降低设备功耗。 “我们的客户希望使用最高质量的设计工具、IP和工艺技术,而且非常重视工具的灵活性,以实现每个SoC项目的具体目标。” Cadence公司全球副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示, “除了高性能和节约成本,TSMC的全新12FFC可以助客户充分发挥FinFET工艺的优势。我们与TSMC合作开发了丰富的工具和IP,共同客户将使用熟悉的工具和流程,在各自领域大展身手。” “12FFC工艺是介于16nm和7nm工艺之间的另一种理想选择,提升了客户在打造面积与功耗敏感应用时的灵活性。” TSMC设计架构市场部资深总监Suk Lee表示。 “得益于和Cadence的长期合作,我们及时推出了针对全新12FFC工艺的强大工具、流程和IP。”

    时间:2017-03-21 关键词: cadence tsmc 行业资讯

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