• 你们设计人员代码里assertion加的多吗？

    "在设计RTL上加assertion一般和什么有关呢？芯片类型？设计人员素质？项目需求？还是其他因素呢"很多规范都可以做出成功的芯片，甚至有些公司根本就没有什么规范，开发人员根本不按规范做也能做出成功的芯片。作为工程人员，用不用规范、怎么规范不仅仅是看能不能做出成功的芯片，更要考...

    芯片验证工程师
    2021-11-05
    代码 se

  • 有感于工程师思维

    工程是大多数时代的特征。 回想幼时经常被写进作文里的理想，成为工程师肯定是其中一个，虽然彼时对所谓的“工程”丝毫没有概念。如果说有，可能第一感觉“工程”就是像经常看见的父亲他们在工地上叮叮哐哐的砌砖盖房子，他们是“建筑工程师”。或者用现在流行的话叫“规则长方体固体物质空间移动工程...

    芯片验证工程师
    2021-11-05
    工程师

  • SystemVerilog Package的一些编码规范

    package是SystemVerilog语言的一种数据结构，它允许将相关的声明和定义打包在同一个namespace中。package可能包含类型定义、常量声明、函数和类模板。要想在某个作用域内使用package，必须先导入该包。package是组织代码和确保类型一致的有效方法，...

    芯片验证工程师
    2021-11-05
    编码 ge ck

  • UVM 中的四种消息属性

    ​UVM中的消息有三种属性，分别是：严重度（severity）、冗余度（verbosity）、以及消息的关联行为，此外还有消息的标签ID。UVM的消息机制基于该三种属性和标签ID，实现对消息的处理。a.严重度(severity)：在调试和仿真的过程中，我们需要输出消息，那么如何区...

    芯片验证工程师
    2021-11-05

  • 如何设置UVM的消息属性

    a.输出方式和属性赋值UVM提供了四个函数来完成uvm框架内不同严重度消息的输出，同时通过函数定义了消息的冗余度、关联ID和关联行为。uvm_report_info(stringid,stringmessage,intverbosity=UVM_MEDIUM,stringfile...

    芯片验证工程师
    2021-11-05

  • 概述UVM中的build、configure和connect

    在UVMtestbench开始发送激励之前，必须构建其组件层次结构以及验证组件之间的连接关系。UVMtestbench的第一阶段(phase)是buildphase,在此阶段自上而下地实例化组成验证环境层次结构中的各个uvm_component类。当在顶层的initial语句块中...

    芯片验证工程师
    2021-11-05
    ui

  • 层次化UVM验证环境中配置

    配置对象可以通过使用uvm_config_db::set方法中的路径参数来分别控制，更常见的做法是层次化配置对象和配置过程。这样中间验证组件也可以进行一些配置，即在中间组件中对上层的配置对象进行解析，然后再打包相应的配置对象给下层组件。 下面是一个SPIblocklevel验证环...

    芯片验证工程师
    2021-11-05

  • 概述UVM验证环境中的Component

    一个UVMtestbench是由从uvm_component基类扩展出来的对象构建的。当创建一个uvm_component对象时，它将成为testbench层次结构的一部分，并在仿真期间保持不变。与此不同的是，uvmsequence类层次结构分支中的对象是短暂的，即在仿真过程中它...

    芯片验证工程师
    2021-11-05

  • 概述UVM验证环境中的Agent

    UVM agent可以被认为是特定interface的验证组件工具包（package），其中包括一个用于连接DUT的SystemVeriloginterface以及一个组成整个agent组件类的SystemVerilog package。agent类是一个容器类，包含driver...

    芯片验证工程师
    2021-11-05

  • 什么是uvm transaction

    dataitem表示加载给DUT的输入。比如网络数据包、总线激励和指令。下面代码为一个以太网帧的数据项定义。bit[55:0]preamble='h55555555555555;//前导序列0x55bit[7:0]sfd='hd5;//帧起始标志0xd5randbit[47:0]...

    芯片验证工程师
    2021-11-05
    action trans ransac

  • 概述UVM中的phase机制

    “phase”是UVM主要的特性之一，其目的是为了统一testbench执行流程。UVM中的phase主要分为3类，即按顺序执行buildphase、run-timephase和cleanupphase。1.Buildphases-构建和配置testbench；2.Run-tim...

    芯片验证工程师
    2021-11-05
    se

  • 概述UVM Factory机制

    UVM factory的目的是允许将一种类型的对象替换为派生类型的对象，而不需要更改testbench的结构或代码（实例替换或者类替换），此功能对于更改sequence或组件非常有用。任何要替换的组件都必须具有多态兼容性，这包括具有所有相同的TLM接口句柄并且TLM对象必须由新的...

    芯片验证工程师
    2021-11-05
    Factory

  • 中芯国际：今年拟扩建 1 万片 12 英寸和 4.5 万 8 英寸晶圆产能

    10月18日消息，中芯国际今日在投资者互动平台回复问询时表示，该公司今年拟扩建1万片成熟12英寸和4.5万片8英寸晶圆的产能，以满足更多的客户需求。IT之家曾报道，集邦咨询的最新调查显示，全球第二季度前十大晶圆代工业者产值达244.07亿美元，季增6.2%，自2019年第三季以来...

    芯电路芯资讯
    2021-11-05
    中芯国际 晶圆

  • SK海力士开发业界第一款HBM3 DRAM

    10月20日，SK海力士宣布，成功开发出业界第一款HBM3DRAM内存芯片。该产品可以与CPU、GPU核心相邻封装在一起，采用多层堆叠工艺，实现远比传统内存条高的存储密度以及带宽。目前HBMDRAM已经发展到了第四代，HBM3进一步提升了单片容量以及带宽。SK海力士表示，2020...

    芯电路芯资讯
    2021-11-05
    DRAM 海力士

  • 3D 芯片，走向何方？

    在行业中，我们看到越来越多的系统示例通过异构集成构建，利用2.5D或3D连接。在这次采访中，imec高级研究员、研发副总裁兼3D系统集成项目总监EricBeyne回顾了趋势并讨论了构建下一代3D片上系统所需的技术。各级报告的进展将使系统设计和开发进入下一个层次，有望在系统的功率-...

    芯电路芯资讯
    2021-11-05
    芯片
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