半导体低温CMOS：电阻上升与自热并存

把CMOS冷却到液氦温区，迁移率可能提高，但器件不会因此只变得更快。半导体低温设计必须同时处理轻掺杂区域的不完全电离，以及极弱晶格散热下电子系统的自热，否则室温模型的方向判断会失效。

温度降低后，热能不足以让所有掺杂原子保持电离，特别是轻掺杂阱区、漂移区或非简并接入区，释放到能带中的自由载流子会减少。其直接后果是体电阻和串联接入电阻上升，局部电位不再按室温假设分布。重掺杂源漏由于杂质带形成和简并效应，冻结程度可能较弱，因此不能用一个统一的电离比例缩放整只晶体管。

不完全电离还会改变阈值和体效应的提取。阱区电阻升高后，体端在动态条件下未必维持理想电位，扫描速度和端口接法会影响测得曲线；将转移特性的平移全部归因于功函数或固定电荷，可能漏掉体区载流子变化。模型应分别描述沟道静电与外部串联电阻，并用不同沟道长度或四端结构拆分，否则迁移率会被接触压降错误低估。

版图和工艺的有效边界也会改变。室温下足够低阻的阱接触间距，在深低温可能产生明显电位梯度；但简单增加接触数量会占用面积，并引入寄生电容。对工作在几十开尔文而非四开尔文的电路，冻结程度又可能明显不同。设计规则应绑定目标温区、掺杂水平和偏置，而不是笼统设置一个低温修正系数。

验证时要控制冷却历史和量测速率。陷阱占据、封装应力与温度稳定时间可能使首轮扫描不同于稳态，线缆热电势也会污染微小电压。先用低功率四线结构确认片区电阻，再逐步提高偏置观察非线性，可判断变化来自载流子冻结还是量测接触。若升温后参数恢复，证据更偏向可逆电离；若不恢复，应检查机械或介质损伤。

低温下的另一矛盾是电子温度不一定等于温度计读到的晶格温度。器件耗散的电能先加热载流子，再通过电子与声子的耦合传给晶格；温度越低，某些能量弛豫通道越弱，芯片与冷台之间的界面热阻也可能占主导。即使平均功率很小，微小有源区的瞬时功率密度仍可让电子分布显著偏离环境温度。

自热会伪装成偏置相关参数变化。连续扫描提高漏压时，后半段数据已经在更高电子温度下取得，跨导、噪声和饱和特性因而带有量测顺序；用这些数据拟合等温模型，会把热反馈错误写进迁移率或速度饱和参数。采用短脉冲并延长冷却间隔可减弱自热，但脉冲边沿、传输线反射和仪器带宽必须去嵌入，不能用新的瞬态误差替代热误差。

电路级测试应把并发开关也纳入热预算。单管脉冲合格，不代表大量数字门翻转或低噪声模拟前端持续偏置时仍处于同一温度；局部热点还可能通过衬底影响邻近敏感器件。可利用占空比扫描和片上温敏结构提取动态热阻，再比较不同活动模式。若参数随占空比而非仅随峰值电压变化，自热链路就不能忽略。温敏结构应靠近有源区并单独标定，因为冷台温度不能代表片上瞬态热点，量测还需检查重复性。

所以，低温性能提升必须以实际载流子浓度和电子温度为前提。分别量出冻结造成的串联电阻与偏置造成的非平衡升温，半导体低温CMOS模型才可用于电路时序、增益和噪声预算。