如何保证多相智能功率级应用中的信号完整性

1.前言

虽然适当的大电流功率级布局在 DC/DC 应用中始终很重要，但在印刷电路板 (PCB) 布局期间注意稳压器信号路由比以往任何时候都更加重要。流行的 PMBus协议的修订版 1.3带来了更快的 1MHz 时钟速度以及高速 50MHz AVSBus 选项。这些数字线路以及与每个稳压器相位相关的快速边沿脉宽调制 (PWM) 信号必须正确布线，以避免妨碍当今应用不断提高的模拟性能要求。添加智能功率级为了将输出电流和 FET 温度报告回控制器，我们还必须在 PCB 布局中考虑更多的模拟检测线。如何保持一切正常可能是工程师的噩梦。

2.具体方案

图 1 显示了一个使用TPS53667 控制器和CSD95490Q5MC 智能功率级的六相降压稳压器，其中快速边沿信号以红色突出显示，敏感模拟运行以绿色突出显示。在理想情况下，PWM1 到 PWM6 和 PMBus 线将放置在与电流、电压和温度感测迹线不同的层上，中间有一个屏蔽接地层。然而，在空间受限的应用中，这种分离并不总是可行的，在这种情况下我们必须注意的一件事是串扰。

图 1：使用 TPS53667 和智能功率级的多相降压稳压器

当并行布线两条走线时，两者之间会发生一定量的耦合——电容性、电感性或两者兼而有之。在数字系统中，应该有足够的噪声容限来防止任何类型的损坏，但是当噪声 PWM 信号被路由到模拟电流检测走线旁边时，如图 2 所示，电流监控系统的精度会受到影响.

在最好的情况下，控制器会向系统报告错误的电流读数。在最坏的情况下，串扰严重到足以触发错误的过流事件并关闭系统。如果 V OUT感测线布线不正确，则可能会对调节精度和环路稳定性产生负面影响。

图 2：不正确的路由示例

串扰受许多参数的影响，包括走线间距、屏蔽平面上方或下方的高度、信号上升时间以及信号并行布线的长度。对于 TPS53667，控制器设计设置 PWM 边沿时间，而 PMBus 规范设置通信线路的上升时间。由于这是一个空间受限的应用，我们假设我们无法将 PWM 和电流检测引脚 (CSP) 走线移动到不同的层。这使得走线的间距和 FR4 的厚度成为唯一可用于最小化串扰的处理。参见图 3。

图 3：微带线（左）和带状线（右）布局示例

由于走线间距和高度各不相同，我们可以从图 4 中得出几个关键结论，以对抗串扰并提供最佳布局。目标是尽可能地最大化走线之间的间距，同时使层厚度尽可能薄，以达到晶圆厂的限制条件。将走线限制在内部层以创建带状线也减少了走线之间的耦合。最后，为了获得最佳性能并防止不必要的串扰，请在高速信号和检测线之间放置接地迹线或接地填充物，只要它们彼此平行，如图 5 所示。

图 4：微带（左）和带状线（右）布局的串扰系数（以分贝为单位）

图 5：优化布局示例

通过适当的规划和一点运气，我们的下一个转换器布局将不会像本文中显示的示例那样受到限制。尽管如此，仍应考虑信号完整性和串扰最小化的重要性。

3.PCB布局技巧

在PCB的布局设计中要分析电路板的单元，依据起功能进行布局设计，对电路的全部元器件进行布局时，要符合以下原则：

1、按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向 。

2、以每个功能单元的核心元器件为中心，围绕他来进行布局。元器件应均匀、整体、紧凑的排列在PCB上，尽量减少和缩短各元器件之间的引线和连接。

3、在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件并行排列，这样不但美观，而且装旱容易，易于批量生产。

4、在通常情况下，所有的元件均应布置在电路板的同一面上，只有顶层元件过密时，才能将一些高度有限并且发热量小的器件，如贴片电阻、贴片电容、贴片IC等放在低层。

5、在保证电气性能的前提下，元件应放置在栅格上且相互平行或垂直排列，以求整齐、美观，在一般情况下不允许元件重叠；元件排列要紧凑，元件在整个版面上应分布均匀、疏密一致。

6、电路板上不同组件相临焊盘图形之间的最小间距应在1MM以上。

7、离电路板边缘一般不小于2MM.电路板的最佳形状为矩形，长宽比为3:2或4:3.电路板面尺大于200MM乘150MM时，应考虑电路板所能承受的机械强度。