台积电首提1nm工艺，实现1万亿晶体管的单个芯片封装

业内消息，近日台积电在IEDM 2023会议上制定了提供包含1万亿个晶体管的芯片封装路线，来自单个芯片封装上的3D封装小芯片集合，与此同时台积电也在开发单个芯片2000亿晶体管，该战略和英特尔类似。

为了实现该目标，台积电重申正在致力于2nm级N2和N2P生产节点，以及1.4nm级A14和1nm级A10制造工艺，预计将于2030年完成。前不久台积电透露其1.4nm级工艺制程研发已经全面展开，2nm级制程将于2025年开始量产。

据悉，台积电的1.4nm节点的正式名称为A14，预计在技术上不太可能采用垂直堆叠互补场效应晶体管（CFET）技术，但台积电仍在探索该技术，预计A14可能将像N2节点一样，依赖于台积电第二代或第三代环绕栅极场效应晶体管（GAAFET）技术。

考虑到自家N2节点计划于2025年底量产，N2P节点则定于2026年底量产，因此A14节点预计将在2027-2028年问世。N2和A14等节点将需要系统级协同优化才能真正发挥作用，同时实现新的性能、功耗和功能水平。

此外，台积电预计封装技术（CoWoS、InFO、SoIC等）将不断取得进步，使其能够在2030年左右构建封装超过1万亿个晶体管的大规模多芯片解决方案。与此同时，高孔径EUV促使的小掩膜尺寸也将为芯片设计和制造商带来挑战。