电源纹波和噪声测试解决方案

Sora也好，ChatGPT也好，大模型训练的背后是由高算力芯片所组成的大规模运算网络。Meta等巨头一出手就是几十万个高算力芯片，近千亿的投资来建设数据中心。而作为终端的AI产品，比如AI PC，AI手机，AI汽车，AI智能家居，依赖的就是终端产品内的算力芯片。

图1: 典型的8xGPU算力系统

晶体管是芯片的基础组成单元，晶体管的数量越多，芯片的性能越强。各大芯片设计厂家和晶圆厂，就是想方设法在有限的空间里，通过更小的工艺尺寸(如3nm)，来堆积更多的晶体管。

图2：芯片的集成规模越来越高

晶体管工作的时候需要变化的电压，代表逻辑1和逻辑0，进而实现计算或控制。由于开关损耗、短路功耗和漏电功耗的存在，晶体管在工作的时候会消耗掉电源功率，产生热量。 晶体管数量越来越庞大之后，散热这个很现实的问题就摆在芯片和系统设计师的面前。处理器芯片每平方厘米的面积上，就能产生300瓦的峰值功率，算下是150瓦/平方厘米，已经超过了典型的核反应堆的功率密度了。 现在的数据中心很多都已经使用浸没式液冷来进行散热，把服务器和算力芯片浸没在绝缘的、导热性良好的液体里面，通过液体的流动快速带走热量，比传统的风扇散热效率更高，但这还远远不够。

图3：Chiplet封装示意图，存储单元可以多层堆叠而算力单元只能平铺

散热和工艺尺寸一样，是制约晶体管的密度和规模增加的难题之一。

解决散热的其中一个方案，就是从源头想办法，降低电压。使用更低的工作电压，将每一颗晶体管的功耗降下来，就可以堆叠更多的晶体管了。

早期的算力芯片工作电压是5V，慢慢演化到3.3V，1.8V，1.5V，到了今天，算力芯片和高速接口芯片的工作电压基本都在1V左右，甚至更低。这就对电源设计和测量提出了更高的要求。

低电压条件下电源纹波和噪声的测试挑战

电源是算力芯片的能量来源，是逻辑状态的参考基准。如果电源的纹波和噪声过大，会给高速变化的逻辑信号上产生大量抖动，进而产生误码(注: 误码即错误的码元, 将逻辑1当成逻辑0, 或者将0当成1)，影响芯片的性能，甚至导致芯片无法正常工作。高速信号验证中非常重要的随机抖动和低频的周期性抖动，就是由于电源的噪声和纹波所引入的。

图4：电源纹波和噪声

电源的纹波和噪声测量，一直都是电源工程师们最关注的问题之一。算力芯片更低的工作电压，导致电源留给纹波和噪声的裕度变得更小了，给设计和测试都带来了难题。

设计上，算力芯片普遍采用POL的降压方式，将DC-DC变压器尽可能靠近负载端，可以有效避免传输链路上引入的外部干扰。

测试上，使用更高精度、更低底噪的示波器，和专用的电源纹波探头，降低测量系统引入的噪声，才能更准确地测量电源纹波和噪声。

电源纹波和噪声测试解决方案

泰克的MSO6B系列示波器的底噪性能十分优异，底噪的有效值在20MHZ带宽下低至8.68uV，1G带宽下低至51.5uV，是准确测量电源纹波和噪声的优选之一。

如果电源电压是1V，示波器的底噪稍微高一点，裕量还有很大空间，是可行的吗?这里需要了解两个问题:

仪器的底噪指标用的都是有效值。而电源纹波和噪声的测量规范，一般都是用峰峰值。峰峰值和测量样本数相关，测量的样本数越多，峰峰值越大，我们可以近似的认为峰峰值是有效值的10倍以上。

电源工程师测量底噪和纹波都会使用探头，而探头会引入额外的底噪。

为什么一定要用探头呢?有几个方面的原因，一是探头使用便捷，二是探头提供较高的输入阻抗，对待测电路的影响小，三是探头提供较大的偏置电压，可以在测量噪声和纹波的同时，观察到电源直流电压的变化。尤其当芯片的负载处于动态变化时，电源的直流电压也会随之改变。

示波器加上探头，再去测量一下底噪的峰峰值，你会发现原来底噪并不小。手上有示波器和探头的工程师不妨试试看，将示波器接上探头，不接任何待测信号。在示波器上打开峰峰值测量，测量结果就是系统底噪。

常规的示波器和探头，系统底噪峰峰值在5mV以上。而有些算力芯片和通信芯片，要求电源噪声的峰峰值必须小于3mV。测量系统的底噪都这么大，测量结果怎么可能Pass呢!

为了更准确的测量电源纹波和噪声，泰克推出了专用的电源轨探头TPR系列，20MHZ带宽下的底噪的峰峰值(注意是峰峰值)低至300uV，即便在4GHZ的全带宽下，底噪的峰峰值依然只有1.3mV!而且TPR探头还支持高达60V的偏置电压，多种多样的探头附件，不仅测得准，用起来还很方便。

图4: 泰克TPR电源轨探头的核心指标

实验室里真实的待测物，在MSO6B和TPR探头加持下，令人惊异的电源噪声测量结果

也许你手上的芯片或系统的电源设计得很不错，但是纹波和噪声测量结果却老是超标，有没有可能只是因为你现在用的示波器和探头不给力?