高速AD转换器的生存指南，第四部分

处理不同的信号,如LVDS和CML

类似的原理也可以应用于任何使用差动信号的高速接口技术。事实上,随着数据传输速度的加快,需要增加对这些项目的关注。随着数据速率进入Gbps范围,过程和板几何形状变得更小,在短得多的传输距离时,串扰等不必要的影响会成为一个问题。

当转换器的采样速率和分辨率向上推时,对高速接口的需求随之而来。这首先导致引入了LVDS技术,随后又引入了JEDS204接口的规范,该接口在物理接口中使用CML。

当处理微分信号时,首先要做的是确保系统正确地终止。虽然接收器(FPGA或ASIC)可能有内部终止,但有时这不足以适当终止系统,接收器的数据捕获可能会受到损害。图3和图4显示了典型的LVDS和CML驱动程序以及接收器所需的终止。单差速器终止电阻(R Tdiff 可使用或使用两个单端终止电阻(R TSE )可以使用。产生的终止电阻应该等于大约100欧姆。在需要时,使用两个50欧姆的单端终止电阻器可以提供额外的普通模式拒绝噪音。

图3带终端的LVDS输出驱动程序 n

图4带终止的CML输出驱动程序

当不使用适当的终止时,信号质量就会降低,从而导致数据在传输过程中损坏,并可能完全扰乱链接。确定链接上数据质量的一种方法是眼图。眼影图是一种测量方法,它表明链接上信号的几个参数.

图5显示了在3.1GbpsJISD204链接上正确终止CML驱动程序的眼图。眼图显示良好的过渡,并有足够的开放的眼睛,这样接收者应该没有困难解释数据。

图6显示了一个不恰当终止的CML驱动器相同的3.1GbpsJES204链接的结果。眼影图的颤动次数增加,幅度减小,眼睛关闭,导致接收器在解释数据时有困难。

图53.1Gbps眼表--正确终止CML驱动程序

图63.1Gbps眼影图-不正当终止CML驱动程序

除了有适当的终止外,还必须注意输电线路的物理布局。对于如何设计差速线有一些普遍的误解。有人会说共面差动输电线路(图8)比宽带差动输电线路(图7)提供更好的性能。然而,这两种类型的差动输电线路在噪声耦合免疫方面都没有优势。

有活动输电线路在相似的距离,在这两种情况下,噪音大致相同。优点在于设计简单,可制造性好。对于电路板设计者来说,宽带差动输电线路的路由比较困难。此外,由于难以精确地登记两层以保证覆盖,因此对板材制造商来说,它们更成问题。

图7宽带输电线路

图8共面输电线路

另一个常见的误解是,为了达到最佳性能,差动输电线路必须紧密耦合。在紧密耦合的差动输电线路中,个别的跟踪阻抗实际上比必需的要高,并大于50欧姆的最优值。此外,由于几何尺寸较小,皮肤效应损失和串扰增加。

在制造过程中,输电线路的阻抗也变得更加难以控制。例如,在制造过程中,具有100欧姆差阻阻抗的紧密耦合差速器传输线和具有+/-100万公差公差的5毫米跟踪宽度的阻抗变化为+/-10%。由于差动对有两条传输线,加上两条传输线,可能会有很大的变化。

不仅在单独的输电线路中有阻抗变化,而且在线路分离到包件或连接器时也可能有阻抗中断。图9给出了一个例子,说明当差动输电线路必须分离到包件或连接器时,阻抗不连续的相对幅度的差异。

图9紧紧地松散耦合输电线路-阻抗中断

当观察大阻抗不连续所带来的影响时,眼睛图可以再次用来评估对链接数据质量的整体影响。图10显示了CML驱动程序输出路径中的阻抗不连续对3.1GbpsJES204链接的影响。阻抗不连续的最显著的影响是眼睛图中信号的上升边缘的障碍。与图10和图5相比,明显的是,上升的边缘明显减缓,眼睛正在接近。正如不正确终止CML驱动程序一样,这种降级信号也会导致接收器在解释数据时遇到困难。

图10.1Gbps眼图-大阻抗不连续

哪个接口是"最好的"?

首先要考虑的两个项目是数据传输的速度和传输的距离。一般而言,随着ADCS的速度和分辨率的提高,制造商从CMOS转向LVDS到CML,以便能够尽可能准确和高效地将数据从ADC传送到接收机(通常是FPGA或ASIC)。

以低于150-200MSP的采样率操作且分辨率小于14位的ADCS通常可以使用CMOS输出。然而,随着包中的ADCS数量增加,CMOS输出的数量增加,最终需要一个使用较少输出数量的更有效的接口。

例如,一个四通道14位ADC将需要60个输出引脚仅为数据位。同样的四通道ADC只需要32个输出引脚用于解压器(双数据速率)LVDS输出接口,只有6个输出引脚用于JES204实现CML输出。更高的密码不仅会引起问题,而且数据速率和功率要求也会引起关注。在CMOS接口中,随着数据传输速度的增加,功率也会增加,而由于功率消耗的限制,这本身就限制了数据速度的上限。

为了使这些问题更加复杂,噪音也成为人们关注的问题。与LVDS和CML的差动信号相比,CMOS中使用的单端信号更容易受到噪声和地面反弹的影响。同样,随着速度和分辨率的不断提高,LVDS也变得不切实际。CML驱动程序开始更有意义地使用,因为可以支持的数据速率要高得多。支持更高数据速率的能力允许数据序列化,从而减少了所需的输出驱动数

结论

当前发展数据中心采用的三种主要数字输出类型各有其优缺点。在使用使用CMOS、LVDS或CML输出驱动程序的ADCS时,重要的是要记住这些。每一种类型的驱动器都有质量和要求,在设计一个系统时必须注意,这样,ADC数据就可以在接收器设备中被适当地捕捉,无论是可编程门或ASIC。

重要的是要了解必须驱动的负载,在适当的情况下使用正确的终止,并对发展数据中心使用的不同类型的数字输出采用适当的布局技术。随着ADCS的速度和分辨率的提高,所产生的输出数据速率也会增加,并且通常被序列化以获得更高的吞吐量。随着这种情况的发生,更重要的是要有一个适当设计的系统,并采用最佳的布局技术。