芯片及系统的电源完整性建模与设计

在当今电子技术飞速发展的时代，芯片及系统的性能不断提升，对电源完整性的要求也日益严苛。电源完整性(Power Integrity，PI)关乎芯片及系统能否稳定、高效地运行，已成为电子设计领域的关键考量因素。

电源完整性主要研究电源分配网络(Power Delivery Network，PDN)，旨在确保芯片及系统中的各个组件能获得稳定、纯净且符合要求的电源供应。其重要性体现在多个方面。从电气性能标准来看，不同行业如汽车电子的 ISO 7637、航空电子的 DO-254、消费电子的 EMI/EMC 标准等，都对电子设备在各种工作条件下的正常运行及减少电磁干扰有着严格规定，而满足这些标准离不开良好的电源完整性设计。若电源完整性欠佳，高电压波动可能致使设备性能下滑，甚至引发设备重启;同时，电源噪声还会耦合到信号路径上，引发信号完整性问题，如抖动(Jitter)和串扰(Crosstalk)，进而影响高速信号的传输质量，也可能导致高频电流产生辐射或传导干扰，增加电磁干扰(EMI)，影响系统的电磁兼容性(EMC)。

为实现良好的电源完整性，建模是关键的第一步。电源网络建模需综合考虑电路理论和电磁场理论，结合集中参数模型和分布式参数模型。集中参数模型适用于低频应用，将电路元件(如电阻、电容、电感)视为集中元素处理;分布式参数模型则用于高频应用，充分考虑信号和电源路径的分布特性，如阻抗和传输延迟。在实际建模过程中，以 HyperLynx 软件为例，工程师可依据实际电路板的几何参数、材料属性、网络拓扑等信息创建精确模型。用户需指定电源和地平面的物理尺寸、材料属性(如介电常数和磁导率)、电源平面厚度等参数，还可设定电源网络的几何参数和物理位置、定义电源和地平面的材料属性、设置必要的边界条件和激励源，完成模型构建后进行仿真测试电源网络行为。

完成建模后，便进入仿真与验证环节。仿真过程中，需合理设置关键参数，如激励源的类型和幅度、仿真频率范围、步长等。激励源通常指电源输入端的电压或电流，频率范围要依据电路工作频率选择，步长则决定仿真结果精度，不过高精度仿真往往需要更多计算资源，因此需在精度和计算时间间寻求平衡。验证流程涵盖测试准备、测试执行和结果分析。测试点的选择基于电路中的关键信号和敏感元件，如电源入口、重要的 IC 电源引脚、高速信号的电源和地引脚等。测试方法分为有源测试(涉及电路正常工作状态下电源电压和电流的测量)和无源测试(电路断电时通过扫描电路板几何参数获取信息)。工程师可利用仿真工具模拟测试过程，提前预判电源完整性问题，提高测试效率。以 HyperLynx 为例，验证时需设定测试参数(如电源电压、负载条件和测量点)，执行仿真测试并收集输出数据，评估测试结果，查看是否存在超出规格的异常波动或噪声，如有必要则调整设计并重新仿真验证，还可借助软件提供的数据可视化工具，通过图表、频谱分析等手段直观识别问题，优化电路设计。

在电源完整性设计策略方面，有诸多要点。其一，要格外关注 PCB 过孔、走线和电源平面的通流能力。当一个平面布置多个电源时，需合理分割电源平面，分割方式应简洁且满足载流能力要求。其二，尽量使电源平面与地平面成对相邻且靠近，平面间介质尽可能薄，一般将两者距离控制在 5mil 以内，最大不超 10mil，若无法相邻则需额外加入去耦电容增强耦合。其三，合理设计去耦电容，包括选择合适的电容类型、确定数量及布局位置。电容去耦分为电源引脚去耦和电源平面去耦，有去耦半径要求。引脚去耦时要缩短焊盘和去耦电容间引线长度，防止引入额外寄生电感。BGA 类 IC 多采用平面去耦，多个去耦电容可同时为几个电源引脚去耦。布局时小容值电容靠近 IC 引脚，大容值稍远，各规格电容均匀布置在 IC 四周，电容焊盘推荐多过孔扇出方式。其四，重视同步开关噪声(SSN)的影响。SSN 由器件开关时瞬间变化的电流(di/dt)在回流路径电感上形成交流压降所致，实际设计中难以彻底消除。解决方法包括增加去耦电容并靠近芯片供电引脚改善局部电源完整性，以及在满足系统性能前提下使用平缓驱动信号(减缓驱动器上升沿和下降沿时间)抑制 SSN。

以高功耗 HPC/AI 芯片为例，随着基于大数据的机器学习技术发展，硬件系统需支持更高频率操作、满足高带宽需求，高带宽内存(HBM)广泛应用，各类神经处理单元(NPU)性能提升的同时加剧了电源噪声问题。因芯片面积限制，传统片上 MOS 电容器难以应对高密度电路同时切换产生的电源噪声，金属 - 绝缘体 - 金属(MIM)电容器成为先进制程(14nm 及以下)稳定晶体管性能的关键。针对此类高功耗应用，需优化电源完整性设计方法。如采用多芯片配置集成于 Si interposer 基板的 HPC 平台，设计时要考虑 SoC 与 HBM 芯片间的高密度互连、大电流供应、电源快速响应及焊点电压稳定等问题。通过建立包含片上 / 封装 / 板级等效电路模型的 PDN，结合 HSPICE 仿真分析电压表现，并提出基于高密度片上电容器的 PI 解决方案，如 2/3 层 MIM 电容器与集成堆叠电容器(ISC)，经系统级 PI 仿真优化 PDN 阻抗，满足总电容需求，提升电源完整性。

芯片及系统的电源完整性建模与设计是一个复杂且关键的过程，贯穿从建模、仿真到设计策略实施的各个环节。随着电子技术的持续进步，对电源完整性的研究和优化将不断深入，以满足日益增长的高性能芯片及系统的需求。