硅基光电探测器的暗电流抑制技术：工艺改进与测试验证

在光通信、量子计算及高精度光谱分析领域，硅基光电探测器凭借其与CMOS工艺兼容、响应速度快等优势成为核心器件。然而，暗电流（无光照时的漏电流）作为制约探测器灵敏度的关键因素，其抑制技术直接决定器件性能上限。本文从工艺创新与测试验证双维度，系统阐述硅基光电探测器暗电流抑制的前沿进展。

一、工艺改进：从材料到结构的系统性优化

1. 势垒增强层设计

传统ITO/n-Si结构因肖特基势垒高度不足，导致暗电流密度高达2.6×10⁻³ A/cm²。中国科学院物理研究所团队通过引入纳米级Au薄膜作为势垒增强层，构建ITO/Au/n-Si三明治结构，将肖特基势垒高度从0.65eV提升至0.92eV。实验数据显示，-1V偏压下暗电流密度骤降至3.7×10⁻⁷ A/cm²，较传统结构降低7000倍，整流比达1.5×10⁸，创下硅基红外探测器国际最高纪录。该技术通过精确控制Au层厚度（2-6nm），在保障器件响应度的同时实现暗电流的指数级抑制。

2. 界面态钝化处理

表面缺陷态是暗电流的重要来源。重庆绿色智能技术研究院团队采用原子层沉积（ALD）技术，在硅基探测器表面生长10nm氧化铝钝化层，使界面态密度从10¹² cm⁻²降至10¹⁰ cm⁻²。测试表明，钝化处理后器件暗电流在-5V偏压下减少82%，且在125℃高温环境下仍能保持稳定性，解决了传统器件温度漂移导致的性能衰减问题。

3. 结构创新：双肖特基结与体肖特基结

为扩大热电子注入角度范围，研究者提出双肖特基结设计。通过在金属-硅界面引入周期性纳米结构，使热电子注入效率提升3倍，同时暗电流仅增加15%。此外，体肖特基结技术通过三维立体接触设计，将金属-半导体接触面积减少60%，在1310nm波长下实现0.1pA/μm²的超低暗电流密度。

二、测试验证：从实验室到产业化的闭环控制

1. 暗电流测试标准化流程

暗电流测试需在遮光罩兼屏蔽盒内进行，环境温度控制在25±0.5℃，光源波动<0.1%。测试电路采用10kΩ保护电阻，通过Keithley 2400源表采集数据。以ITO/Au/n-Si探测器为例，其暗电流-电压特性曲线显示，在-1V至1V范围内非线性系数<0.02，验证了势垒增强层的有效性。

2. 温度依赖性验证

暗电流与温度呈指数关系，符合Arrhenius模型：

通过变温测试系统（-40℃至125℃），研究者发现Au插入层使活化能（Ea）从0.32eV提升至0.58eV。在85℃高温下，器件暗电流较传统结构降低99.7%，验证了势垒增强技术的热稳定性。

3. 可靠性加速老化试验

采用85℃/85%RH环境进行1000小时老化试验，器件暗电流增长率<5%，性能衰减符合JEDEC标准。在光通信应用中，该技术使10Gbit/s系统误码率从10⁻³降至10⁻¹²，显著提升传输可靠性。

三、技术展望：从近红外到太赫兹的全波段突破

当前，硅基探测器暗电流抑制技术已实现1310nm/1550nm通信波段的低噪声探测，比探测率（D*）达10¹² Jones量级。未来，随着胶体量子点、二维材料等异质集成技术的发展，硅基探测器有望拓展至太赫兹及中红外波段。例如，通过栅压调控石墨烯/硅肖特基结的势垒高度，可实现暗电流动态抑制，为6G通信及自动驾驶激光雷达提供核心器件支撑。

从纳米级势垒工程到跨波段异质集成，硅基光电探测器的暗电流抑制技术正推动光电集成向更高灵敏度、更低功耗方向演进。随着CMOS兼容工艺的持续突破，高性能硅基探测器有望在量子计算、生物传感等领域引发新一轮技术革命。