交错杂散： 时序失配的数学

 我们已经利用绝妙的数学家思维方式来了解失调和增益失配引起的杂散幅度，现在让我们利用它来量化时序失配引起的杂散水平。通过之前的讨论，我们知道时序失配引起的杂散出现在fS/2 ± fin，该位置与增益失配杂散出现的位置相同。

讨论的结果留下的信息告诉我们，fS/2 ± fin位置处有多少杂散源自增益失配，有多少杂散源自时序失配。这很重要，因为在交错时，它使我们能够判断哪种失配引起的麻烦最大。希望我们不会落到两种失配均非常糟糕的境地，不过，起初试图交错时，这并不是我们要关注的。我们需要在设计过程一开始就努力使失配最小。

因此，让我们再次以数学家的思维方式，探究其中的数学，看看如何计算时序失配在fS/2 ± fin处引起的杂散幅度。我想我们很快就要从数学家的思维方式转换回来，以工程师方式思考问题，不过稍安勿躁，让我们再等一会。

现在看看计算，了解时序失配将引起多大的杂散。观察下面的公式1，其中ωA是模拟输入频率，ΔτE是时序失配。

现在，考虑一个双通道器件的两个14位250MSPS ADC之间存在典型的时序失配。典型值可能是1ps左右。将该值代入公式1，得到下式：

这一结果至少比我们第一次看到增益失配的结果时更令人鼓舞! 1ps的时序失配将在fS/2 ± fin处产生70dBc的交错杂散。这刚好与大多数应用能够容许的最大杂散水平差不多。对于交错ADC，无杂散动态范围(SFDR)规格显然仍将以它为主。

二次和三次谐波以及任何其他杂散输出很可能小于70dBc。现在看看怎么才能超过70dBc水平。我们希望降低它，因为有些应用需要80到90 dBc的无杂散动态范围。下面的图1显示了时序失配杂散的幅度与时序失配(单位为ps)的关系。

时序杂散与时序失配的关系(交错式14位ADC)

此图说明了几件事情。与增益失配曲线相似，杂散幅度大致呈指数式下降，一旦失配接近10ps，杂散幅度曲线便开始变得近似平坦。它还告诉我们，为了将杂散幅度控制在90dBc范围内，必须让时序失配变得非常小(fs范围)。由此我们可以了解，两个ADC之间的时序匹配必须达到多么高的精度。要知道，飞秒(fs)可是非常之小!

然而，随着工艺技术缩小且匹配技术改善，降低交错ADC之间的时序失配变得相对更容易。注意，布局只是整个拼图中的一块。当今的高速ADC已达到千兆采样范围，需要采取某种校准措施，使时序失配降低到fs范围。这说明仍有希望，我们只需设计出一个良好的校准方案即可降低失配。我们有望在不久从高层次上讨论某些建议的方案，除非大家的评论和问题把我们带到其他地方。

所以这种数学家思维方式就可以派上用场了。有时候，我们工程师需要通过这种方式，从而可以理解我们在工程领域遇到的问题。幸运的是，我们的思维方式还可以转换回来，享受工程设计之乐。别忘了要不时地换种方式思考，欢迎继续提出意见和问题。