PC与外部硬件电路的通信接口设计
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一、PC终端概述
PC终端，Personal Computer 智能终端，通俗的讲，就是利用电脑GUI界面控制我们的外部硬件电路。
因此设计到了PC与外部硬件电路的通信接口。对于台式电脑、个人笔记本，最常用的接口就是USB接口、串口、并口、PS2接口、网口。在我们电子设计中的PC终端软件的通信，应用最多的就是串口、其次是USB接口、再就是网口。（对于现在大部分笔记本没有了串口，我们可以用USB专串口线来代替。）这三种接口速度和性质不同，各有千秋：
（1）电子产品中，很多低速的数据采集，一些点阵系统的配置，GPRS模块的调试等，都用串口来实现跟PC的通信。甚至一些单片机（宏晶STC）的配置都用串口实现通信。串口最高可以达到128000bps的速率，在低速场合下，完全能够实现与PC的通信，来满足我们各种要求，来实现对数据的实时处理。
（2）设计到高速的数据传输、视频图像传输等的，一般用USB接口来交换数据。比方说我们的硬盘、U盘、各种硬件下载器（USB BLUSTERO(∩_∩)O哈哈~）、以及实时图像采集、视频采集等，都是用USB接口来实现的。目前USB已经发展到了USB 3.0，但还是以USB 2.0为主，最高能够达到480Mbps(60MB/s)高速，足够的带宽满足我们对高速、海量数据的采集处理。
（3）最后就是网口的通信，一般网口用来上网传输数据，但是也可以用来硬件和PC之间的数据传输。一般网络，千兆的能力，NetFPGA，用FPGA实现的通信协议，早已不是梦想。近年来流行的网络摄像头，就是通过网络来传输（当然也有通过WiFi飞）；现在超市、广场的超大真彩点阵是数据传输，由于数据量之大，一般采用网络传输，来达到显示的实时性。
最后，我们的PC终端软件，就是通过C++、MFC、C#等语言编写软件，对这些接口的驱动，来对数据的采集处理，从而达到用户预期的要求。本章中主要讲解FPGA硬件平台的UART、USB通信接口的软硬件设计，并且对Bingo的代码设计稍作分析，希望对你有用。
二、UART通信接口设计
1、UART通信协议
UART：Universal Asynchronous Receiver/Transmitter，通用异步接收/发送装置，所谓异步，就是说发送和接受不能同时进行，是单工的。对于UART的verilog设计，简单的说就是需要“波特率发生器”与“数据传输时序”两个模块，如下：
（1）波特率
在UART通信协议中很重要的一个定义，就是“波特率”，即传输数据时的速率。波特率一般有以下这些：
（2）数据传输时序
对于UART数据传输的协议，如下所示。其中奇偶校验位与停止位不是必须的。而“起始位、资料位、停止位”则是必须的。一般资料位为8 bits。
2、UART硬件设计
UART是计算机中串行通信端口的关键部分。在计算机中，UART相连于产生兼容RS232规范信号的电路。RS232标准定义逻辑“1”信号相对于地为-3到-15伏，而逻辑“0”相对于地为3到15伏。所以，当一个微控制器中的UART相连于PC时，它需要一个RS232驱动器来转换电平。
如下图所示，UART硬件电路灰常的简单，只需要一块电平转换芯片即可。电平转换芯片一般用Max3232、Max232，SP3232等，其中Maxim公司的电平转换芯片比较常用。跟PC和处理器相连接的，只要相应的TXD、RXD两根信号线即可。
3、UART Verilog设计
基于FPGA的UART设计，其实在单片机中没有这么一说。单片机中早已有了UART的IP，我们只要调用函数即可，但FPGA中，纯硬件设计电路上，我们想要使用串口来调试，那我们就必须了解彻底UART通信协议，必须自己动手写UART的硬核。利用硬件描述语言，相当的方便。
UART驱动代码的编写，算是比较简单的设计了。Bingo当年用VHDL编写串口通信，后来学了Verilog，重新来过，最后修改串口，改善得到稳定的版本，经过多次测试，上万数据传输未出现过错误，已应用于多个项目中，在此献丑，希望对你有用。
以下是相关的下载信息：
（1）串口调试助手
http://www.chinaaet.com/lib/detail.aspx?id=86809
（2）uart_io_test工程
http://www.chinaaet.com/lib/detail.aspx?id=86812
（3）uart_fifo_design工程
http://www.chinaaet.com/lib/detail.aspx?id=86813
对于基于FPGA的Verilog设计UART通信接口的代码分析，如下所示：
（1）波特率发生器
如果您看过前面章节，那您是否还记得“第九章 为所欲为——教你什么才是真正的任意分频”？此处我们为了达到标准的频率，最大极限的不想出现任何误差，Bingo利用自己设计的“相位控制分频原理”，来完成此模块的设计。具体的分频原理请看第九章，此处不再做累赘的阐述，谢谢。
关于本模块的主要代码，如下：
/*************************************************
* Module Name : clk_generator.v
* Engineer : Crazy Bingo
* Target DevICe : EP2C8Q208C8
* Tool versions : Quartus II 11.0
* Create Date : 2011/01/27
* Revision : v1.0
* Description :
**************************************************/
module clk_generator
(
input clk,
input rst_n,
output clk_bps,
output clk_smp
);
//------------------------------------------
/************clk_smp = 16*clk_bps************
Freq_Word1 <= 32'd25770; Freq_Word1 <= 32'd412317; //300 bps
Freq_Word1 <= 32'd51540; Freq_Word2 <= 32'd824634; //600 bps
Freq_Word1 <= 32'd103079; Freq_Word2 <= 32'd1649267; //1200 bps
Freq_Word1 <= 32'd206158; Freq_Word2 <= 32'd3298535; //2400 bps
Freq_Word1 <= 32'd412317; Freq_Word2 <= 32'd6597070; //4800 bps
Freq_Word1 <= 32'd824634; Freq_Word2 <= 32'd13194140; //9600 bps
Freq_Word1 <= 32'd1649267; Freq_Word2 <= 32'd26388279; //19200 bps
Freq_Word1 <= 32'd3298535; Freq_Word2 <= 32'd52776558; //38400 bps
Freq_Word1 <= 32'd3693672; Freq_Word2 <= 32'd59098750; //43000 bps
Freq_Word1 <= 32'd4810363; Freq_Word2 <= 32'd76965814; //56000 bps
Freq_Word1 <= 32'd4947802; Freq_Word2 <= 32'd79164837; //57600 bps
Freq_Word1 <= 32'd9895605; Freq_Word2 <= 32'd158329674; //115200bps
Freq_Word1 <= 32'd10995116; Freq_Word2 <= 32'd175921860; //128000bps
Freq_Word1 <= 32'd21990233; Freq_Word2 <= 32'd351843721; //256000bps
*****************************************************/
//only want to generate beautiful clk for bsp and sample
reg [31:0] bps_cnt1;
reg [31:0] bps_cnt2;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
bps_cnt1 <= 0;
bps_cnt2 <= 0;
end
else
begin
bps_cnt1 <= bps_cnt1 + 32'd9895605;
//Bps=115200bps
bps_cnt2 <= bps_cnt2 + 32'd158329674;
//Bps=115200bps*16
end
end
//-----------------------
//clk_bps sync bps generater
reg clk_bps_r0,clk_bps_r1,clk_bps_r2;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n）
begin
clk_bps_r0 <= 0;
clk_bps_r1 <= 0;
clk_bps_r2 <= 0;
end
else
begin
if(bps_cnt1 < 32'h7FFF_FFFF)
clk_bps_r0 <= 0;
else
clk_bps_r0 <= 1;
clk_bps_r1 <= clk_bps_r0;
clk_bps_r2 <= clk_bps_r1;
end
end
assign clk_bps = ~clk_bps_r2 & clk_bps_r1;
//------------------------------------------
//clk_smp sync receive bps generator
reg clk_smp_r0,clk_smp_r1,clk_smp_r2;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
clk_smp_r0 <= 0;
clk_smp_r1 <= 0;
clk_smp_r2 <= 0;
end
else
begin
if(bps_cnt2 < 32'h7FFF_FFFF)
clk_smp_r0 <= 0;
else
clk_smp_r0 <= 1;
clk_smp_r1 <= clk_smp_r0;
clk_smp_r2 <= clk_smp_r1;
end
end
assign clk_smp = ~clk_smp_r2 & clk_smp_r1;
endmodule
代码中Bingo设置了多个选项的bps，根据您的需要，可以直接修改代码，来达到自己的要求。本模块的功能主要功能是生成两个时钟：
a) clk_bps :UARTTXD信号线数据发送的波特率
b) clk_smp： UART RXD信号线数据接受的采样速率，以对已波特率的16倍速度采样，捕获数据的中点，在数据最
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