SEED智能像素总体设计

本文组借鉴国外并行光互连链路的经验，应用一维线阵结构的SEED智能像素，将4×4 SEED智能像素制作成1×20 (4×5，一组冗余)线阵结构，设计适合的耦合方式，利用硅片的选择腐蚀技术，制作硅基光纤定位夹持器，研 制作为光纤和CMOS-SEED智能像素耦合的公共基准微光学平台，.实现光纤与CMOS-SEED智能像素的光学耦合。 这种方法的优点是可大大减少光路调节的环节，降低光信号在光路系统中的衰减，提高系统的光互连效率和可靠 性。在CMOS-SEED智能像素中，SEED列阵芯片面积为6 mm×1 mm，光窗口为40μm×40μm，铟柱面积为26μm×26 μm，CMOS-SEED智能像素芯片面积为8 mm×2 mm，像素单元间隔为300 μm，选用cD62.5 gm多模光纤耦合。

4×4 CMOS SEED智能像素光电互连模块总体框图如图1所示。其基本原理如下：从5路输入光信号经光纤耦合到 CMOS SEED智能像素的SEED器件上，由SEED器件探测后，将光信号转换成电信号，再由CMOS电路放大为适当的逻辑 电平，在15路控制信号作用下，输出到15个不同的SEED器件输出端口，每个光交换节点包含一个输入SEED探测器 件和3个输出SEED调制器件，CM0S SEED和耦合光纤有一组冗余。每输出的三路调制信号组成一组，分别代表另外 三个光收/发模块中传来的信息,其中只有一路经SEED器件调制后，由CMOS电路选通输出信息。

图2为单个节点光检测和光调制电路框图，输入级为跨阻抗放大。放大后的信号由控制信号决定是否输出到相应 的SEED调制器。图3为对应的电路图，考虑到SEED器件的电容及倒装焊接引入的附加电容，电路设计时电容取0.3 pF，设计要求在输入为10μW左右的光信号时，工作速率大于100 Mb/s。