集成锁相环芯片Si4133的原理及应用

频率合成技术是近代射频微波系统的主要信号源。目前广泛采用的是数字式频率合成器，一般由晶体振荡器、分频器、鉴相器、滤波器和VCO(压控振荡器)等组成，将晶体振荡器输出的频率信号分频得到标准频率信号，然后与VCO输出的频率信号在鉴相器中进行相位比较，并产生环路锁定控制电压，该电压通过滤波器加到VCO上，便可对VCO输出的信号进行控制和校正，直到环路被锁定为止。

1 锁相环频率合成芯片及工作原理

Si4133为数字锁相式频率合成器芯片的基本模块框图如图1所示。它包含3路PLL(锁相环路)。每路PLL由PD(相位检测器)、LF(环路滤波器)、VCO和可编程分频器构成。

以1路PLL为例，简要介绍该芯片工作原理。参考频率fin从XIN脚输人，通过放大器、R分频器后，得到频率fin／R；同时，这路VCO的输出频率fout经过一个N分频器后，得到频率fout／N；2个频率输人到PD进行相位比较，产生误差控制电压，该误差电压经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率fout／N向fin／R近于相等，直至最后两者频率相等而相位同步实现锁定。环路锁定时，PD的输人频差为0，即fin／R=fout／N，fout=Nfin／R，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。

该芯片3路PLL的VCO的中心频率由外部电感决定，PLL可在VCO中心频率±5％范围内调节输出频率。

3路PLL中2路用来进行射频输出；这2路射频PLL是时分复用的，即在一个给定时间内只有1路PLL起作用。每路射频PLL工作时，其射频输出频率可在VCO的中心频率内调节，所以通过给相应的N分频器进行简单编程就可达到对射频输出进行控制，从而工作在2个独立的频段。2个射频VCO中心频率最优化设置分别在947 MHz和1.72 GHz之间以及在789 MHz和1.429 GHz之间。

3路PLL中另一路用来进行中频频率合成，该电路的VCO的中心频率可通过接在IFLA和IFLB引脚的外部电感来调整。PLL中频输出频率可在VCO中心频率的±5％内调节。电感数值不精确可通过Si4133的自动调节算法进行补偿。中频VCO的中心频率可以在526 MHz和952 MHz之间调节。如果需要，可以通过分频降低IF的输出频率。

另外，芯片使用串口编程控制，外围电路非常简单，使用方便。

2 频率源设计与应用实例

2.1 频率源电路设计

以Si4133为核心的频率源电路原理如图2所示，该电路可产生900 MHz的RF(射频)信号和550 MHz的IF(中频)信号。

在制作中采用12 MHz高稳定有源晶体振荡器作为基准频率源。射频输出信号须通过电容器交流耦合到负载。中频输出引脚也必须通过一个电容器交流耦合到它的负载。射频1通道的外部电感的范围是0～4.6nH；射频2通道的外部电感的范围是0.3 nH～6.2 nH；中频的外部电感范围是2.2 nH～12.0 nH。选择电感时要考虑封装内部的电感根据谐振频率f= 计算。

2.2 VCO中心频率的设置

中心频率决定于与各自VCO相连的外部电感值。考虑到外部电感值有±10％的偏差，Si4133可通过自调节算法补偿电感的误差。因为电感值为nH数量级，在确定电感值时须考虑封装问题。每个VCO的总电感Ltot是外部电感Lext与封装电感Lpkg之和，与总电感并联一个标称电容，如图3所示。

中心频率计算公式为：

2.3 串行接口的软件控制

Si4133有16个22位的数据寄存器，寄存器0～寄存器8可编程，它们是：主设置寄存器、鉴相器增益寄存器、掉电寄存器、射频1和射频2的N分频器寄存器、中频的N分频器寄存器、射频1和射频2的R分频器寄存器、中频的R分频器寄存器。寄存器9～寄存器15为保留不写。每个寄存器22位串行字包括18位数据码和4位地址码，通过串行通信写寄存器，可以设置RF、IF频率以及参考频率的分频系数，以得到最后需要的RF和IF频率；同时，也可以控制PD的增益(又称鉴相灵敏度)。通过设置PWDN引脚电平以及内部相关寄存器，可以分别设置RF和IF的低功耗工作模式、选择需要工作的电路。AUXOUT引脚可输出频率失锁信号。VCO的增益和LF的增益是不可编程设置的。

3 测试结果

在成品电路测试中，设置基准频率源的鉴相频率为200 kHz。测试中可明显看出，在距中心频率200 kHz处有杂散频率。频率源达到的性能指标如下：900MHz时输出功率为0.18 dBm，相位噪声在10 kHz、50 kHz、100 kHz偏移时分别为-69 dBc／Hz、-85 dBc／Hz、-105 dBc／Hz，杂散抑制在200 kHz和400 kHz时偏移分别为-72 dBc和-79 dBc：1.4 cHz时输出功率为0.22 dBm，相位噪声在10 kHz、50 kHz、100 kHz时偏移时分别为-67 dBc／Hz、-84 dBc／Hz、-103 dBc／Hz，杂散抑制在200 kHz和400 kHz时偏移分别为-70 dBc和-74 dBc；同样，在中频550 MHz时也有很好的性能。该频率源相位噪声低，杂散抑制很好，输出频率带宽较大。

在进行PLL频率合成器设计时要考虑使相位噪声达到电路指标，消除相位噪声带来的影响。一般，环路的带内相位噪声由鉴相器、分频器和晶振的噪声决定，而带外相位噪声主要由VCO决定。对于晶振参考源、M分频器、鉴相器、N分频器的相位噪声，其传递函数为低通形式，而对VCO而言，其相位噪声的传递函数为高通形式。所以，总的输出相位噪声就是噪声源相位噪声与它们各自的传递函数乘积的叠加，另外，需要考虑环路带宽对环路带内噪声的影响很大，若环路带宽过窄，VCO的带内噪声将不可忽略。但如果选得过宽，就会引起带外噪声的恶化。

4 结束语

以Si4133频率合成器芯片为核心的频率源设计简单，输出频率值可由软件进行控制，非常方便，且相位噪声低，杂散低，各项指标能达到设计目标要求。