Verilog HDL常用的仿真知识

二、测试文件的激励

（1）信号的初始化问题

主要有三种产生激励的方法:一种是直接编辑测试激励波形（这种基本上被淘汰了），一种是用Verilog测试代码的时序控制功能，产生测试激励。还有就是利用Verilog HDL 语言的读文件功能，从文本文件中读取数据（该数据可以通过C/C++、MATLAB 等软件语言生成）。

①代码中的变量的初始化可以用initial进行初始化，也可以在定义的时候进行初始化。

②在硬件系统中，当系统上电之后，信号电平不是0就是1，不会存在x或者z，这是就会根据EDA的默认状态进行默认的设置。由于上电的默认性，导致这个默认信号不一定是我们想要的信号，因此我们需要进行复位进行初始化。

③在Verilog HDL 中，有两种不同的原因可能导致信号值为x。第一种原因是，有两个不同的信号源用相同的强度驱使同一个节点，并试图驱动成不同的逻辑值，这一般是由设计错误造成的。第二种原因是信号值没有初始化。所以在设计组合逻辑时，需要将不确定的输入转化成确定输入，然后再完成组合逻辑。

（2）时钟信号的生成

①普通时钟信号

所谓的普通时钟信号就指的是占空比为50%的时钟信号，也是最常用的时钟信号。

普通时钟信号可通过initial 语句和always 语句产生，其代码如下：

----基于initial 语句的方法：

parameter clk_period = 10; reg clk; initial begin
　　clk = 0; forever
　　　　# (clk_period/2) clk = ~clk; end

---基于always 语句的方法：

parameter clk_period = 10; reg clk; initial 
 clk = 0; always # (clk_period/2) clk = ~clk;

在这里的initial 语句用于初始化clk 信号，否则就会出现对未知信号取反的情况，因而造成clk信号在整个仿真阶段都为未知状态。

②自定义占空比的时钟信号

自定义占空比信号通过always 模块可以快速实现，下面给出一个占空比为40%的时钟信号代码：

parameter High_time = 4,
 Low_time = 6;  //占空比为High_time/( High_time+ Low_time) reg clk; always begin
 clk = 1;
 #High_time;
 clk = 0;
 #Low_time; end

这里由于直接对clk 信号赋值，所以不需要initial 语句初始化clk 信号。当然，这种方法也可以用于产生普通时钟信号，只是代码行数较多而已。

③相位偏移的时钟信号

相位偏移是两个时钟信号之间的相对概念。

首先通过一个always 模块产生参考时钟clk_a，然后通过延迟赋值得到clk_b 信号，其偏移的相位可通过360*pshift_time%（High_time+Low_time）来计算，其中%为取模运算。

下面代码的相位偏移为72 度：

parameter High_time = 5, 
 Low_time = 5,
 pshift_time = 2; reg clk_a; wire clk_b; always begin
 clk_a = 1;
 # High_time;
 clk_b = 0;
 # Low_time; end assign # pshift_time clk_b = clk_a;

 ④固定数目的时钟信号

上述语句产生的时钟信号都是无限个周期的，也可以通过repeat 语句来产生固定个数的时钟脉冲，下面的代码产生了5 个周期的时钟：

parameter clk_cnt = 5, 
 clk_period = 2; reg clk; initial begin
 clk = 0; repeat (clk_cnt)
 # clk_period/2 clk = ~clk; end

 （3）复位信号的产生

①异步复位信号

异步复位信号的实现代码如下，代码将产生低有效的复位信号rst_n，其复位时间为100 个仿真单位：

parameter rst_repiod = 100; reg rst_n; initial begin
 rst_n = 0;
 # rst_repiod;
 rst_n = 1; end

②同步复位

同步复位信号的实现代码如下：

parameter rst_repiod = 100; reg rst_n; initial begin
 rst_n = 1;
 @( posedge clk);
 rst_n = 0;
 # rst_repiod;
 @( posedge clk);
 rst_n = 1; end

上述代码首先将复位信号rst_n 初始化为1，然后等待时钟信号clk 的上升沿，将rst_n拉低，进入有效复位状态；然后经过100 个仿真周期，等待下一个上升沿到来后，将复位信号置为1。在仿真代码中，是不存在逻辑延迟的，因此在上升沿对rst_n 的赋值，能在同一个沿送到测试代码逻辑中。

在需要复位时间为时钟周期的整数倍时，可以将rst_repiod 修改为时钟周期的3 倍来实现，也可以通过下面的代码来完成。

parameter rst_num = 5; initial begin
 rst_n = 1;
 @(posedge clk);
 rst_n = 0; repeat(rst_num)  @(posedge clk);
 rst_n = 1; end

上述代码在clk 的第一个上升沿开始复位，然后经过5 个时钟上升沿后，在第5 个时钟上升沿撤销复位信号，进入有效工作状态。

（4）数据的产生

数据的产生这里就不进行描述了，在以后关于常用的仿真模块中进行记录。