一种符合EPCC1G2协议的RFID反向链路数据解码技术的实现

引言

物联网技术是当前新兴应用的热点技术之一,国内多行业、多地区正积极摸索其应用模式，并推广其相对成熟的应用技术。物联网架构中的三个层面也陆续推出了相关的技术协议或标准，其中EPCC1G2协议已基本被业界所接受，并形成初步应用的协议支撑。该协议规定了在860~960MHz的频率范围内操作的无源反向散射、询问机讲话优先(ITF)和射频识别(RFID)系统要求，其中规定了反向链路数据采用FM0或Miller编码方式。本文着重介绍反向链路数据解码，并给出了基于MCU的ADCFM0解码技术及实现。

1EPCC1G2协议中的反向链路数据编码约定

1.1FM0编码

FM0(即Bi-PhaseSpace)编码的全称为双相间隔码编码，其工作原理是在一个位窗内采用电平变化来表示逻辑。如果电平从位窗起始处开始翻转，则表示逻辑1；如果电平不仅在位窗起始处翻转，还在位窗中间处翻转，则表示逻辑0。FM0在每个边界倒转基带相位，数据0有一个附加的中间符号相位倒转。图1的状态图描绘了所发送的FM0基本功能的逻辑数据序列。S1~S4状态标记表明四种可能FM-编码符号，代表各FM0基本功能的两个相位。这些状态标签还表示键入状态后即传输的FM0波形。状态转换的标签表示被编码的数据序列的逻辑值。例如，从状态S2转换到状态S3是不允许的，因为由此产生的传输在符号边界上没有相转化。

图2所示是所发生的基带FM0符号和序列。在调制器输出时测得的00或11序列的工作循环应最低为45%,最高为55%,标称值为50%。FM0编码有存储器，因此，图2中的FM0序列的选择取决于前一次传输。如图3所示，FM0发信应始终在每次传输结束时以dummy数据1结尾。

反向链路数据发信应以图4所示的两个前同步码开始。至于选择哪个前同步码应以启动该盘存周期的Query命令规定的TRext位的数值为准。而对应的编码示例则如图5所示，一个位窗的持续时间是25μs。

1.2Miller编码

Miller码也称延迟调制码，是一种变形双向码。其编码规则：数据符号由相应的码元相位电平翻转来描述，在UHFRFID系统协议中规定了Miller序列每位应包含2、4或8个副载波周期，具体情况视启动该盘存周期的Query命令规定的M值而定；在Miller基带序列中两个码元之间，即在每一码元起始处放置一个相位翻转，代表数据符号0；在Miller基带序列中一个码元中间放置一个相位翻转，则代表数据符号1，即对应的码元相位逻辑为01或10。关于Miller编码的发生器状态图、副载波序列图等请查阅EPCC1G2协议，在此不再赘述。

2基于AD的反向链路数据解码技术及实现

以FM0解码为例，通常解码的基本思路是数据“0”在信号周期中心存在电平翻转，而数据“1”在整个信号周期都不进行电平翻转；由此利用对电平不同翻转情况的判决即可实现对数据“0”或“1”的识别，从而完成对FM0的解码。基于此思想实现FM0解码的技术平台选择是比较丰富的，效率较高的选择是基于FPGA平台将两个下降沿之间的时间间隔和系统时钟之间的关系通过VHDL程序实现对FM0的解码算法。另外一种常用的技术平台是基于MCU平台，通过外围I/Q比较电路对接收信号的电平翻转进行判决，再将信号送入MCU，利用MCU内部PCA模块实现对电平翻转的中端响应，完成电平翻转计数，实现对翻转逻辑判决，从而实现对FM0的解码算法。其解码效率能基本保证需要，但会增加外围电路，从而加大设备体积。目前，随着物联网应用的广泛，对感知层的数据采集端设备的体积和成本越发敏感，因此需要对读写端设备进行小型化和高效化设计，其中反向链路的数据解码技术是关系到读写端设备关键功能指标的重要技术点。本文提出了基于低成本MCU平台，利用MCU内部ADC和TIMER模块实现FM0解码技术。

2.1解码技术设计与实现

2.1.1硬件资源分析

本文解码技术设计以MCU内部ADC模块和TIMER模块为实现解码的硬件基础；MCU采用C8051F120为控制器平台，使用该控制器内部的8位ADC模块和16位TIMER模块；8位ADC模块包括一个8通道可配置模拟多路开关(AMUX2)，一个可编程增益放大器(PGA2)和一个500ks/s、8bit分辨率的逐次逼近寄存器型ADC。

下面分析ADC2提供的跟踪和转换方式及其周期。ADC2最高转换速度为500ks/s，ADC2的转换时钟取自系统时钟分频，最大转换时钟频率为6MHz。ADC2提供外部和内部跟踪模式，为了节省外部电路，我们采用内部跟踪模式。ADC2内部跟踪模式提供了低功耗跟踪模式和通常跟踪模式，主要区别在于前者需要三个SAR时钟的跟踪周期消耗。图6所示是ADC2跟踪和转换时序示意图。

考虑到ADC建立时间对于解码效率的影响，我们进一步分析ADC2的建立时间。在ADC2内部模块中确定该时间由ADC2模拟多路开关的电阻、ADC2采样电容、外部信号源阻抗及所要求的转换精度决定。其数值可由下述方程式估算：

可知，当SA精度为1/4LSB值时，建立时间大致为1.73四

结合EPGC1G2协议约定的Tari值最佳范围在6.25~25ns,因此对于反向链路数据解码速率而言，若采用ADC2对输入FMO基带码元信号进行采样，是可以满足采用速率需要的。

2.1.2解码设计

针对EPCC1G2协议的反向链路数据解码，本文提出的解码设计思路为：首先根据反向数据速率，将MCU内部TIMER2模块配置为自动重载模式，并根据数据速率值设定时钟定时参数；其次，将内部ADC2模块配置为窗口检测模式，根据协议规定数据波形上升沿及下降沿电平值，分别设定ADC2GT和ADC2LT参数值；当TIMER2时钟定时中断到来时，在中断响应中启动可编程窗口检测器，使得ADC2对此刻输入信号进行采样，并进行窗口判决，根据判决返回值,对当前信号进行电平判定；最后将判定结果交由FMO解码算法进行前导零、同步及数据解码处理，从而实现对FMO的解码过程。其解码逻辑示意图如图7所示。

2.2解码算法实现

2.2.1解码软件实现流程

基于MCU平台，实现如前所述的解码设计，重点在于对MCU定时器和ADC2模块的精确配置和高效使用。因此,实现FM0解码软件过程，首先进行TIMER2和ADC2模块相关寄存器的初始化配置；随后在进入Tag接收状态后实时启动TIMER2，等待TIMER2的定时中断；当TIMER2时钟中断到来时，在中断响应中及时启动ADC2，对单路输入信号或差分输入信号进行采样，并通过初始化配置完成的ADC2窗口检测器，对采样的信号进行电平范围初判决；电平判决完成后先进行输入启动信号的判断，如果启动有效，则进行正式的FM0解码；解码过程首先是对前导零判决，当前导零识别完成后，可根据判决情况对TIMER2同步周期进行微调,然后进入前同步码判决，此处需对同步码中“V”位的处理进行宽泛调整以抵消同步延迟产生的影响，在前同步码完成解码后，需立即进行同步周期调整，随后进入数据位解码过程,当数据位中停止位判决生效后，即完成此次FM0解码周期，等待进入下一个FM0解码循环期。图8所示是其解码算法实现流程示意图。

图8  解码算法实现流程示意图

FM0解码技术实现效果

按照解码设计思路，在MCU平台采用C语言代码编程,通过示波器抓到的实际运行信号波形图如图9所示。从波形可以观察到，起始位检测在第4个前导零启动，并使用3次ADC采用比较数据防止抖动干扰；对前导零的解码使用了6个采样周期，共解码出5个有效前导零，并且在前导零期间触发了一次采样调整和延迟调整；对前同步码的解码过程触发了一次采样调整；由于前期的调整，因此在进入数据位解码过程时同步周期保持良好，未触发调整动作。

3反向链路数据解码技术实现关键点分析

本文给出的基于MCU平台并利用ADC模块实现对EPCC1G2协议中反向链路数据解码的设计思路，可在实际实现过程中通过对FM0码的解码得到可行性证明。同时，此实现方法与通常做法相比较，在实现过程中也存在一些影响解码效果和效率的关键因素需要分析，以完善此方法，使之更加满足实现目标的期望。

图9  FM0解码波形图

ADC解码技术的同步调整

在ADC解码技术中，TIMER2的定时周期与FM0码信号周期的同步是决定能否正确在电平翻转点执行ADC采样的关键因素。信号从空口接收到再经射频通道处理的过程，可能会由于时钟延迟或频点漂移对正常信号产生干扰，此干扰严重时，会直接影响码形上升或下降沿的变化，造成解码采样周期失谐。对此，在解码过程中应增加对定时周期的延迟调整机制，通过延迟调整抵消波形延迟对解码产生的干扰影响。

ADC解码技术的电平采样效率

在ADC解码技术中，对信号翻转的判决是利用ADC对波形采样并进行窗口检测来实现的。如前所示，波形的输入常会受到不利干扰，从而影响波形上升或下降沿的跃变过程，因而需要提高对此过程的采样精度和准确度，以保证采样效率。为此，本文给出动态采样调整方法，即通过对采样数据进行简化、比较、分析，然后动态调整采样点的采样次数，从而保证采样效率；此方法不是盲目增加采样次数，因而不会造成采样建立时间、转换时间增多，从而降低采样周期的无效延迟。

4结论

本文给出的针对EPCC1G2协议的反向链路数据解码技术，已在实际设备中进行了验证，并对其实现的效果从功能和性能方面进行了分析和评估，可以证明其实现的有效性。同时，本文也注意到在符合EPCC1G2的解码技术中，从技术实现平台的不同分类，可以分为FPGA平台和MCU平台。FPGA平台可以通过内部数字电路设计，并由VHDL编程实现，此平台的可支持解码资源较为丰富，实现效率较高；而对于MCU平台，通常是采用先经外部电平检测电路对输入信号进行电平翻转判断，然后输入给MCU并利用其PCA模块进行翻转计数，并以此为基础实现解码。

当然，本文提供的技术仍可以在提高解码可靠性、采样精度以及减少采样过程延迟影响等方面进一步完善。总之,当前，物联网应用和发展的趋势表明，感知层设备将在组件化应用方面得到进一步强化，因此，本文针对符合EPCC1G2的物联网协议，以精简硬件资源、提高设备性能为目标的解码技术运用，将有助于感知层设备的组件化实现和推广。

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