TMS320F2812慢速外设接口的时序控制

时间：2015-12-28 23:52:15

关键字：时序控制 TMS320F2812 外设接口

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[导读]TMS320F2812通常能够实现与常用外围芯片的时序匹配，如RAM、D/A等;但是，当遇到读、写周期十分缓慢的输入/输出设备，如液晶显示模块、打印机、键盘时，就需要设计相应的外部

TMS320F2812通常能够实现与常用外围芯片的时序匹配，如RAM、D/A等;但是，当遇到读、写周期十分缓慢的输入/输出设备，如液晶显示模块、打印机、键盘时，就需要设计相应的外部硬件等待电路。本文对定点DSP芯片的外部接口时序进行分析和研究;着重探讨TMS320F2812与液晶显示模块直接连接时的时序匹配问题，并提供相关解决方案。

关键词 TMS320F2812 慢速外设 LMl9264A 时序控制

引言

TMS320F2812(以下简称F2812)是美国德州仪器公司(TI公司)推出的C2000家族中最新一代产品。该芯片采用32位操作，大大提高了处理能力，主频可以工作在150 MHz(时钟周期可达6.67 ns)，其先进的内部和外设结构使得该处理器主要用于大存储设备管理、高性能的控制场合。较之C2000系列的其他产品，该芯片的时序操作更加灵活、独立。为了进一步理解F2812和缓慢外设的接口和设计技术，有必要讨论该芯片时序操作的特点。

1 F2812的读写时序特点

在F2812中，对外部器件的读、写访问都是通过外部接口模块XINTF来实现的。它类似于C240X的外部接口，但也作了三方面的改进。

①原来的TMS320LF240X系列，程序存储空间、数据存储空间和I/o空间都映射在相同的地址(0000～FFFF)，对它们的访问是通过不同的指令来区分的;而在F2812中，外部接口模块分成了5个固定的存储映像区域：XZCS0、XZCSl、XZCS2、XZCS6、XZCS7，可寻址1 MB的片外存储器空间，具有独立的地址。

②F2812的每个XINTF区都有一个片选信号。其中，有地区域的片选信号在内部是“与”在一起的，组成了一个共享的芯片选择，比如XZCSo和 XZXSl共享一个片选信号XZCSO、ANDI,XZCS6和XZCS7共享一个片选信号XZCS6XZCS7.在这种方式下，同一个外部器件可被连到两个区，或者可以用外部译码逻辑来区分这两个区。

③5个固定存储映像区域的每一个区还可以分别对等待状态数、读写选通信号的建立时间、激活时间和保持时间进行编程。

可编程的等待状态、芯片选择和可编程的选通时间使得该接口与外部存储器及外设脱离了联系，可以灵活、独立地进行外部扩展。这里，对外部器件进行读、写访问的基时钟是xINTF内部时钟xTIMCLK。通过写XINTF-CNJF2寄存器的XTIMCLK位，可以将该时钟配置成与SYSCLK0UT相等和等于SYSCLKOUT的1/2，并且，对任何一个映射在XINTF区的外部器件进行读、写访问都可划分为建立、激活和跟踪三个阶段。可以通过相应的 XTIMINCO/1/2/6/7寄存器来设置这三个阶段的周期，使之满足系统的需要。F2812的读写时序如图1、2所示。

由图1、2可知，在建立阶段，相应XINTF区的片选信号变为低电平，地址有效;默认情况下，该阶段的周期为最大值——6个XTIMCLK周期。在激活阶段，对外部器件进行访问：在读访问时，读选通信号(XRD)变低并将数据锁入DSP;在写访问时，写使能信号(XWE)变低并将数据放置在数据总线上。默认情况下，该阶段的周期为最大值——14个XTIMCLKK。在跟踪阶段，读或写选通信号变回为高电平，但其地址仍保持有效。默认情况下，该阶段的周期为最大值——6个XTIMCLK周期。

由此可得，F2812的读、写周期(激活阶段)的最大值为14个XTIMCLK周期。如果将XTIMCLK的频率设置为SYSCLKOUT的1/2，则读、写周期的最大值为180 ns;并且，其读、写操作数据的保持时间最大可以达到6个XTIMCLK周期——80 ns。因此，F2812能够实现与常用外围芯片的时序匹配，如RAM、D/A等;但是，当遇到读、写周期十分缓慢的输入/输出设备，如液晶显示模块、打印机、键盘时，就需要设计相应的外部硬件等待电路。

2 液晶显示模块的读写时序

以深圳市拓普微公司的LM19264A汉字图形液晶显示模块为例，读写时序如图3、4所示。

该液晶模块的使能信号E的周期tcYc最小为1500 ns，使能信号脉冲宽度tWEH、twEL最小为700 ns。在E为高电平时，该液晶模块处于读、写周期。如果采用直接控制方式，即CPU采用总线方式控制液晶模块，DSP的读、写周期最大值为180 ns，而液晶模块的读、写周期，即E的高电平信号，最小为700 ns。DSP的读、写时序不能满足该液晶模块的要求。如果采用间接的控制方式，即CPU采用并口方式控制液晶模块，可以实现二者的时序匹配，但会降低接口效率。显然，最好的方法就是设计相应的外部硬件等待电路来扩展DSP的读、写周期。

3 F2812的XREADY信号

F2812通过采样XREADY信号，可以扩展读、写访问的激活阶段。因此，可以利用该信号讲行硬件展展.从而产生任何数目的等待状态。

在F2812中，对XREADY信号的采样可以分为同步采样和异步采样两种。同步采样时，在总的建立+激活周期之前，对XREADY采样一个 XTIMCLK周期;而异步采样时，在总的建立+激活周期之前，要对XREADY采样三个XTIMCLK周期。可见，在异步采样方式中，XREADY信号需要保持三个XTIMCLK周期，不会因为XREADY信号在激活周期之前的一个低电平扰动就产生等待状态，增强了系统的抗扰能力。默认情况下，该芯片采用异步采样方式。

无论是同步采样还是异步采样，如果发现XREADY信号为低，则激活阶段扩展一个XTIMCLK周期，在下一个XTIMCLK周期期间，XREADY再次被采样。这个过程一直继续，直至XREADY采样为高。因此，可以利用F2812的XREADY信号和相关的外部读、写控制信号，通过硬件扩展，与外部设备进行直接的连接访问。

4 相关硬件设计

4.1 DSP与液晶模块的直接访问接口

这里，将液晶模块映射在DSP的XZCS6区上，由于制造商已经装配好了液晶显示驱动和分压电路，并提供了驱动电路接口，使得液晶显示模块和微处理器的接口十分方便。该模块共有13条信号线。RS是寄存器选择，低电平选择指令寄存器，高电平选择数据寄存器。R/w是读写控制端，低电平写显示模块，高电平读显示模块。CSA、CSB为驱动器片选信号线，可以选择相应的显示区域。E为允许输入信号线(数据读、写操作允许信号)，高电平有效。DB0～DB7为数据线。功能框图如图5所示。[!--empirenews.page--]

在实际电路设计中还需注意，由于该液晶显示模块是5 V设备，所以在连接控制线、数据线时需要加电平隔离和转换器件。可以使用74LS245芯片。

4.2基于CPLD的硬件等待电路

由于DSP芯片需要通过XREADY信号来延长读、写周期，使之与液晶显示模块的E的高电平信号相匹配，所以设计了外部硬件等待电路。该电路是通过CPLD 芯片EPM7064S来实现的。EPM7064S是Ahera公司的MAX7000系列产品。它可以很容易地实现地址译码、等待时序的插入，并且是通过编写程序来实现各种逻辑的，容易修改，可移植性强，便于调试。其中，它的输入时钟为TMS320F2812的输出信号XCLKOUT。