18吋晶圆与EUV微影难度高半导体制程面临挑战

根据Extremetech网站报导，极紫外光(EUV)微影技术仍待克服，以及18吋晶圆计画目前仍充满变数，种种消息对半导体产业而言，已出现技术亟待突破的关键期。2012年，台积电、英特尔(Intel)与三星电子(Samsung Electronics)传出将支持欧洲最大半导体设备供应商ASML发展18吋(450mm)晶圆，外界一致认为产业对发展18吋晶圆有所共识。但2013年12月ASML传出该计画暂停，英特尔Fab D1X与Fab 42 18吋晶圆厂也传出暂停消息。 18吋晶圆能否成真，也攸关EUV技术发展。从193nm微影技术进步到EUV技术后，其实仍有诸多技术问题有待克服，其中之一就是光源能(source power)。可想而知，要转换到EUV技术与18吋晶圆所衍生的巨大成本，可能是要考量因素之一。EUV原可降低过去使用双重曝光(Double Patterning)带来的较高成本，18吋晶圆成本虽高，但较大面积使IC数量增加可以抵销当中成本，而且18吋晶圆具生产量( throughput)较高特点。但只要EUV技术无法顺利派上用场，等于宣告18吋晶圆无用武之地。对此，为了顾及可能流失12吋晶圆(300mm)市场，三星据传已打算暂停18吋晶圆供货计画。2014年2月的SPIE先进微影技术研讨会上，工程师已正式宣告被奉为半导体界发展圭臬的「摩尔定律」(Moore's law)已经告终。因为目前20nm节点下电晶体(transistor)成本下降已无法再寻求突破，也令人担忧未来EUV与18吋晶圆的发展。一般认为更新一代制程技术，可因GPU与CPU电晶体数量增加，而让每单位面积成本下降，因为密度提高后代表生产的数量可增加，每平方毫米成本因此获得降低。理论上，即使单一电晶体成本增加，大尺寸晶圆每平方毫米可制造电晶体数量也会提高，但密度增加??也代表晶圆成本增加。因此，可降低双重曝光衍生高成本的EUV技术与较大面积的18吋晶圆于是就被赋予众望。台积电在2014年SPIE先进微影技术研讨会上，曾严词批评ASML的EUV技术进度落后，并表示18吋晶圆推出时程，可能会再延后9年。这种说法，在业界来说，其实就是委婉地表示：这事已不会发生。据专家Chris Mack指出，从长期趋势可得知，微影技术占总制造成本比例越来越高。如果微影技术在低于14nm下仍无法符合经济效益，只好从别处设法寻求降低成本。他认为目前只有3D电晶体与直通矽晶穿孔(Through-Silicon Via)封装技术，是处理器设计唯一可行之路，也有人认为结合全空乏绝缘上覆矽(fully depleted silicon-on-insulator)与FinFET设计或发展闸极环绕(gate-all-around)技术。但这些共通点就是都存在未知数。过去数十年来，半导体工程师都大致认同当代与未来应发展的技术，即使各自晶圆厂采用不同制程，例如28nm有人采用前闸极(Gate-First)或采用后闸极，但都不影响长期趋势发展。但如果EUV技术在10nm无法与18吋晶圆相辅相成，达到降低成本效益，代表后续仍有一箩筐棘手的技术与经济效益问题亟待解决，任何人一旦押宝错误技术，都可能导致流失市场以及投入巨大研发经费最后付诸流水的后果。 TOP▲