台积电开放创新平台新推三套经验证参考流程

晶圆代工大厂台积电(TSMC)日前宣布，在开放创新平台(Open Innovation Platform，OIP)架构下成功推出三套全新经过矽晶验证的参考流程，协助客户实现 16FinFET 系统单晶片(SoC)与三维晶片堆叠封装设计，电子设计自动化领导厂商与台积公司已透过多种晶片测试载具合作开发并完成这些参考流程的验证。
台积电全新的参考流程如下：1. 16FinFET 数位参考流程提供完整的技术支援协助解决后平面式(Post-Planar)晶片设计的挑战，包括粹取(Extraction)、量化线距布局(Quantized Pitch Placement)、低VDD电压操作、电迁移、以及电源管理；2. 16FinFET客制化设计参考流程提供包括类比、混合信号、客制化数位与记忆体等电晶体级客制化设计与验证；3. 三维积体电路(3D IC)参考流程能够克服以三维堆叠方式进行垂直整合时所带来的新挑战。

台积电研究发展副总经理侯永清表示：「这些参考流程让设计人员能够立即采用台积公司的16FinFET制程技术进行设计，并且为发展穿透电晶体堆叠(Through Transistor Stacking，TTS)技术的三维积体电路铺路。对于台积公司及其开放创新平台设计生态环境夥伴而言，及早并完整地提供客户先进的矽晶片与生产技术着实是一项重大的里程碑。」

台积电的 16FinFET 数位参考流程使用ARM Cortex-A15多核心处理器做为验证载具，协助设计人员采用此项新技术克服与FinFET结构相关的挑战，包括复杂的三维电阻电容模型(3D RC Modeling)与量化元件宽度(Quantized Device Width)。

此参考流程亦提供改善16奈米制程功耗、效能与面积的方法，包括低电压操作分析、高电阻层绕线最佳化以便将电路电阻降到最低、以及针对以路径与绘图为基础的分析(Path-Based Analysis and Graphic-Based Analysis)进行比对以改善自动布局绕线(Automatic Place and Route,，APR)的时序收敛(Timing Closure)。 16FinFET客制化设计参考流程藉由解决在16FinFET制程下复杂度提升的挑战来协助客户实现客制化设计，并提供符合16奈米制造及可靠性之设计法则。

三维积体电路制程则藉由整合多个晶片于同一系统上以显著提升在尺寸微缩、功耗与效能方面的优势；台积公司提供的三维积体电路参考流程能够解决以三维堆叠方式进行垂直整合时所带来的新挑战，其主要特性包括穿透电晶体堆叠技术、矽穿孔(Through Silicon Via，TSV)/微凸块及背面金属绕线(Microbump and Back-side Metal Routing)、以及矽穿孔对矽穿孔耦合粹取(TSV-to-TSV Coupling Extraction)。