[导读]联华电子(UMC)与新创公司SuVolta宣布联手开发28nm低功耗制程技术,瞄准行动应用。该制程将SuVolta的深度耗尽信道(Deeply Depleted Channel;DDC)晶体管技术整合到联电的28奈米High-K/Metal Gate (HKMG)高效能行动(HP
联华电子(UMC)与新创公司SuVolta宣布联手开发28nm低功耗制程技术,瞄准行动应用。该制程将SuVolta的深度耗尽信道(Deeply Depleted Channel;DDC)晶体管技术整合到联电的28奈米High-K/Metal Gate (HKMG)高效能行动(HPM)制程。SuVolta与联电正密切合作,利用DDC技术的优势来降低功耗,并提高SRAM的低电压效能。
SuVolta表示,采用该公司DDC晶体管技术以65nm平面CMOS制程制造的ARM Cortex-Mo处理器核心,可实现最低功耗水准。 DDC技术采用掺杂技术开发电晶体基底平面,从而可为目前的FDSOI与FinFET制程带来一种可打造低功耗逻辑晶体管的替代方式。SuVolta的DDC技术可实现类似FDSOI制程的结果,但却能避免使用SOI初始晶圆的高额成本。
SuVolta表示,该公司目前已经与业界主要的半导体制造商共同展开6项DDC计划部署了,包括从65nm到20nm制程。SuVolta先前曾与Fujitsu Semiconductor合作,后来也传与Globalfoundries联手。该公司不只在行动应用处理器看到了巨大的市场机会,同时也着眼于DRAM 、影像与微控制器等可发挥其降低内存功耗的领域。
SuVolta DDC PowerShrink低功耗技术与65nm平面CMOS制程比较(来源:SuVolta)
根据SuVolta表示,相较于同样采用65nm CMOS制程且作业于1.2V电压的ARM Cortex-M0处理器,利用DDC晶体管的ARM处理器在0.9 V作业时的建置更具优势,包括在相同350MHz时脉频率时的功耗更低50%;在相同功耗条件时,时脉频率更增加35%;或在相同工作电压时实现更高55%的时脉频率。
ARM处理器部门策略与行销副总裁Noel Hurley表示:“ARM的传承基于低功耗,因此能进一步改进功耗的技术,如SuVolta的DDC总是深受ARM及其合作伙伴的欢迎。SuVolta展示了DDC技术在ARM处理器的应用,可进一步降低功耗或显著提高效能。随着物联网的扩展,可应用于传感器和其它组件的创新型超低功耗技术对于确立ARM在这场机遇中的主导地位至关重要。”
联电则与SuVolta共同利用DDC技术提供两种高度灵活的应用方式:透过DDC PowerShrink低功耗平台,所有晶体管都能用 DDC技术实现最佳功耗与效能优势;以及透过DDC DesignBoost 晶体管调换选项,以DDC晶体管取代现有设计中部分晶体管。该选项的典型应用是用DDC晶体管取代泄漏功耗大的晶体管来降低泄漏,或者取代SRAM位单元晶体管从而提高效能并降低最低工作电压(Vmin)。
联电先进技术开发处副总游萃蓉表示,在接下来的几周或者几个月,可望看到联电与SuVolta共同开发的结果,从而进一步验证 DDC 技术为联电28奈米 HKMG 制程带来的功耗与效能优势。透过将SuVolta的先进技术导入联电HKMG制程,联电将提供28奈米行动运算制程平台,以完善现有的Poly-SiON及HKMG技术。”
SuVolta公司行销与业务开发副总裁Jeff Lewis预计,SuVolta DDC技术与联电28nmHKMG制程的整合过程可能花费一年的时间,其间将采用ARM测试芯片也是这项合作关系的一部分。预计该制程技术可在2014年提供给第三方厂商使用,并于2015年量产芯片。
Semico Research公司市场分析Rich Wawrzyniak表示,SuVolta的技术采用平面CMOS晶体管与Bulk CMOS制程,在提高性能的同时也降低了主动功耗与待机功耗。IHS公司分析师Len Jelinek则表示,“DDC技术可实现微缩至更小制程节点的好处,而不至于明显增加设计成本,或移植到3D或FDSOI等新制程技术。”
SuVolta还宣布聘请Louis Parrillo作为该公司运营长(COO),主导SuVolta DDC技术与几家合作伙伴的整合计划。Louis Parrillo曾经任职Unity Semiconductor、Freescale、Spansion与Motorola等公司。
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