台积电谈基于FinFET的设计方法：鳍片高度偏差对SRAM影响轻微

在“ISSCC 2013”开幕当天即2月17日（美国时间）举行的“Circuit Design using FinFETs”上，台积电（TSMC）项目总监、首席技术官许炳坚（Bing J. Sheu）发表演讲，介绍了使用FinFET的标准单元、SRAM及模拟电路的设计方法。台积电预定在2013年底开始风险量产的16nm工艺中导入FinFET，在FinFET方面，许炳坚表示“已经找出问题根源，并且有了解决办法”。

SRAM采用平面CMOS工艺时，微细化带来的制造偏差会导致设计余量变得非常小。在此次的指导会上，许炳坚谈到了在SRAM中导入FinFET的好处，那就是，FinFET可缓和制造偏差带来的影响，并降低SRAM的最小电源电压（Vccmin），能够确保设计余量。

许炳坚介绍说，FinFET可使导通电流急速上升，并可减轻DIBL（Drain Induced Barrier Lowering，漏致势垒降低）效应，因此与平面CMOS相比，更容易降低SRAM的最小电源电压。此外，FinFET还具有全局偏差相对（片间偏差）比局部偏差（片上偏差）更大的特点。其原因在于，FinFET除了能够使会导致局部偏差的沟道杂质浓度降低之外，鳍片高度方向上的尺寸偏差会变成全局偏差。SRAM最小电源电压的制约因素是局部偏差，因此可以说，FinFET偏差的这种性质“对SRAM设计人员来说是好消息”。

许炳坚还表示直到数年前，一直有不少人质疑晶体管立体化的现实性，但随着英特尔在22nm工艺中导入FinFET，这种声音减少了。他认为，今后16～10nm工艺将会是以FinFET为主流的晶体管技术。至于FinFET的制造成本，许炳坚表示，“光刻的成本更大，FinFET的工艺成本不会成为大问题”。（记者：大下淳一，《日经电子》）