Globalfoundries 32nm gatefirst HKMG Llano产品工艺揭秘
时间：2011-10-15 11:13:00
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[导读]AMD 由Globalfoundries（以下简称GloFo）代工的Llano集显处理器产品几个月前终于在外界的一片猜测中正式面世了，这款产品采用的是 GloFo的SHP工艺进行制作的，同时也是首款推出上市的，由代工厂生产的基于gate-first
AMD 由Globalfoundries（以下简称GloFo）代工的Llano集显处理器产品几个月前终于在外界的一片猜测中正式面世了，这款产品采用的是 GloFo的SHP工艺进行制作的，同时也是首款推出上市的，由代工厂生产的基于gate-first HKMG工艺的芯片产品。
功能和性能方面，此前外界已经有许多文章对其进行了正面的品评，不过我们的任务则是分析其工艺和内部组成细节。不过在分析这款产品时，我们竟然无法看出其中NMOS管和PMOS管之间栅堆叠结构的明显区别，这真是一个难解的谜团。因为一般而言，NMOS管和PMOS管所需的功函数值必须有较大的区别，因此一般必须使用不同的功函数材料来制作两种管子。
举例而言，我们以前曾经分析过同属gatefirst HKMG工艺的松下Uniphier芯片产品，为了与PMOS管产生不同的功函数，其NMOS管使用了镧为NMOS管的功函数调节材料。
图1 松下的32nm HKMG晶体管(点击查看大图)
如图1所示，Uniphier的金属栅极结构中，多晶硅材料底部使用了TiN金属层，绝缘层部分，High-k层则位于氧化界面层上方。其NMOS管和PMOS管从外观上看，并不存在明显的结构区别，不过进一步分析栅极的细节，我们发现在NMOS管的TiN金属栅极结构中掺杂了微量的镧材料，这样便将NMOS管的功函数值调整到了需要的水平。
Llano同样使用gatefirst HKMG工艺，同样以TiN为金属栅，但其它部分则与Uniphier有比较大的区别。图2是Llano NMOS/PMOS管的纵剖对比图，图中可见其栅极结构要比Uniphier更为复杂。
图2 AMD/GloFo的32nm HKMG NMOS/PMOS晶体管(点击查看大图)
Llano的金属栅中使用了双应力衬垫(Dual-stress liners)来为沟道施加应变力。图2可见，PMOS管(需要对沟道施加压缩应力)栅极上的氮化层厚度要比NMOS管(需要对沟道施加拉伸应力)厚了一倍。另外，PMOS管中还采用了嵌入式SiGe的技术来对沟道施加压缩应力，而NMOS管中则应用了应力记忆技术(SMT: stress memorization)来对沟道施加拉伸应力。再仔细对比一下，我们还可以发现，PMOS管中的SOI层厚度也比NMOS要稍微厚一些。
图3是NMOS/PMOS管金属栅结构的细节对比图片。图中可见两者的结构基本相似，自上而下同样是采用高度金属化的多晶硅层--AlO势垒层--TiN金属栅层--铪基high-k层--SiO过渡缓冲层--衬底的结构。PMOS栅极中，AlO势垒层的扩散程度相对较高，以至于有一部分Al扩散到了TiN金属栅层中去。而NMOS的AlO势垒层中则如我们所预料的那样发现了砷材料的存在。不过PMOS/NMOS的结构细节是基本相同的。
图3 AMD/GloFo的晶体管栅极堆叠（点击查看大图）
那么就产生了一个问题：NMOS/PMOS如何产生不同的功函数值呢？为此，我们在分析过程中曾经花了很多时间对Llano的金属栅进行了除铪,硅，钛等元素之外的掺杂杂质材料的分析，希望能够找到与松下Uniphier在NMOS的TiN金属栅中掺杂镧杂质类似的情况，不过即使真的存在某种掺杂的杂质，也由于掺杂的数量过小而最终没有被我们检测出来。另外一方面，虽然可以在PMOS中掺杂Al来调节功函数，但是要想形成有效的功函数调节功能，则一般也必须将Al添加到铪/SiO层的界面处，以产生电偶极效应，由此来调节功函数，但是目前为止我们并没有在Llano的PMOS管中观察到类似的结构。
那么，PMOS管中厚度更大的SOI层就应该是令NOS/PMOS功函数不同的唯一方法了。PMOS管中厚度更大的SOI层顶部实际上外延生长了一层SiGe层，这样就可以将PMOS管的功函数以及Vt门限电压调节到理想的水平，而没有使用在high-k层掺杂金属杂质的方法。多年前举办的SEMATECH会议上，曾经有人分析过这种技术。而作为该组织成员的AMD和IBM，当然也得到了这种技术的细节数据。
这种技术的原理如图4所示：衬底的价带顶电位由于掺杂了Ge元素，加上沟道两侧采用了嵌入式SiGe技术的漏源极对沟道产生的压缩应力，以及PMOS栅顶氮化应力层对沟道产生的压缩应力，因此衬底的价带顶电位相比硅衬底发生了变化。
图4 叠加SiGe层沟道后的晶体管能带图
图5中可见，SEMATECH会议的技术文件显示了SiGe型沟道相比硅沟道的驱动电流提升幅度，当然SiGe层本身的应力机制对驱动电流就有很大的改善作用。
图5 SiGe沟道器件驱动电流性能改善图
PMOS管的功函数调节之谜我们基本已经解开，但是NMOS管的功函数调节问题则仍是一个谜，因为一般认为NMOS管的highk/SiO层界面处仍然需要掺杂金属杂质，而我们在实际分析中则没有发现这种结构。我们只看到在hingk层上设置的TiN层。而在Intel的产品中，他们位于high-k层上的TiN层是作为其PMOS管的功函数金属层而存在的，这样从表面上看，两者都使用了TiN层来控制功函数,那么为什么GloFo是在NMOS里用，而Intel却是在PMOS里用呢？两者的功函数调节作用难道不是一样的吗？追查SEMATECH会议的资料，我们才发现，同样是TiN层，其功函数其实还可以通过改变该层的生长条件和厚度来改变，而这方面的改变足以实现管子的功函数在NMOS/PMOS之间调节。
实际上，SEMATECH会议上2005年以后发表的技术文件所述的TiN层功函数调节技术，与我们对Llano NMOS管的观测结果是非常符合的。其NMOS管中的TiN层厚度约为2nm，而相比之下，Intel的PMOS管中则采用4nm TiN层--1nm Ta基层--2nm TiN层这种至上而下的结构。图6显示，Intel PMOS管中在2nm TiN层上增加的这两层材料完全具备将NMOS的功函数调节为适合于PMOS使用的功函数等级的能力。
图6 左至右--单独的TiN层；3.6nmTiN层上采用原子层淀积技术再淀积10nm厚TaN层；3.6nmTiN层上采用原子层淀积技术再淀积10nm厚TiN层的有效功函数对比(cyc缩写表示的应为原子层淀积的周期数)[!--empirenews.page--]
实际上，几年前我们可能就已经接触到了GloFo可能会在PMOS管的SOI层上增加一层SiGe层的线索，当时在CICC会议的技术文件中，GloFo曾经展示了一幅类似的图片，当然他们当时并没有明说出来。
图7 GloFo当年展示的试验型晶体管图片
最后要强调的是，以上所有结论均基于我们的推断，不过我们这些推断的理论假设确实可以解释最近推出的HKMG技术产品上所存在的区别。那么，IBM,三星及其它共有技术联盟的成员会不会也使用类似的技术来制作产品呢？我们将拭目以待。
另补充：有关Intel 45nm gatelast工艺及台积电gatelast HKMG工艺的细节，请参考本站此前的这篇文章。
CNBeta编译
原文：CHIPWORKS
功能和性能方面，此前外界已经有许多文章对其进行了正面的品评，不过我们的任务则是分析其工艺和内部组成细节。不过在分析这款产品时，我们竟然无法看出其中NMOS管和PMOS管之间栅堆叠结构的明显区别，这真是一个难解的谜团。因为一般而言，NMOS管和PMOS管所需的功函数值必须有较大的区别，因此一般必须使用不同的功函数材料来制作两种管子。
举例而言，我们以前曾经分析过同属gatefirst HKMG工艺的松下Uniphier芯片产品，为了与PMOS管产生不同的功函数，其NMOS管使用了镧为NMOS管的功函数调节材料。
图1 松下的32nm HKMG晶体管(点击查看大图)
如图1所示，Uniphier的金属栅极结构中，多晶硅材料底部使用了TiN金属层，绝缘层部分，High-k层则位于氧化界面层上方。其NMOS管和PMOS管从外观上看，并不存在明显的结构区别，不过进一步分析栅极的细节，我们发现在NMOS管的TiN金属栅极结构中掺杂了微量的镧材料，这样便将NMOS管的功函数值调整到了需要的水平。
Llano同样使用gatefirst HKMG工艺，同样以TiN为金属栅，但其它部分则与Uniphier有比较大的区别。图2是Llano NMOS/PMOS管的纵剖对比图，图中可见其栅极结构要比Uniphier更为复杂。
图2 AMD/GloFo的32nm HKMG NMOS/PMOS晶体管(点击查看大图)
Llano的金属栅中使用了双应力衬垫(Dual-stress liners)来为沟道施加应变力。图2可见，PMOS管(需要对沟道施加压缩应力)栅极上的氮化层厚度要比NMOS管(需要对沟道施加拉伸应力)厚了一倍。另外，PMOS管中还采用了嵌入式SiGe的技术来对沟道施加压缩应力，而NMOS管中则应用了应力记忆技术(SMT: stress memorization)来对沟道施加拉伸应力。再仔细对比一下，我们还可以发现，PMOS管中的SOI层厚度也比NMOS要稍微厚一些。
图3是NMOS/PMOS管金属栅结构的细节对比图片。图中可见两者的结构基本相似，自上而下同样是采用高度金属化的多晶硅层--AlO势垒层--TiN金属栅层--铪基high-k层--SiO过渡缓冲层--衬底的结构。PMOS栅极中，AlO势垒层的扩散程度相对较高，以至于有一部分Al扩散到了TiN金属栅层中去。而NMOS的AlO势垒层中则如我们所预料的那样发现了砷材料的存在。不过PMOS/NMOS的结构细节是基本相同的。
图3 AMD/GloFo的晶体管栅极堆叠（点击查看大图）
那么就产生了一个问题：NMOS/PMOS如何产生不同的功函数值呢？为此，我们在分析过程中曾经花了很多时间对Llano的金属栅进行了除铪,硅，钛等元素之外的掺杂杂质材料的分析，希望能够找到与松下Uniphier在NMOS的TiN金属栅中掺杂镧杂质类似的情况，不过即使真的存在某种掺杂的杂质，也由于掺杂的数量过小而最终没有被我们检测出来。另外一方面，虽然可以在PMOS中掺杂Al来调节功函数，但是要想形成有效的功函数调节功能，则一般也必须将Al添加到铪/SiO层的界面处，以产生电偶极效应，由此来调节功函数，但是目前为止我们并没有在Llano的PMOS管中观察到类似的结构。
那么，PMOS管中厚度更大的SOI层就应该是令NOS/PMOS功函数不同的唯一方法了。PMOS管中厚度更大的SOI层顶部实际上外延生长了一层SiGe层，这样就可以将PMOS管的功函数以及Vt门限电压调节到理想的水平，而没有使用在high-k层掺杂金属杂质的方法。多年前举办的SEMATECH会议上，曾经有人分析过这种技术。而作为该组织成员的AMD和IBM，当然也得到了这种技术的细节数据。
这种技术的原理如图4所示：衬底的价带顶电位由于掺杂了Ge元素，加上沟道两侧采用了嵌入式SiGe技术的漏源极对沟道产生的压缩应力，以及PMOS栅顶氮化应力层对沟道产生的压缩应力，因此衬底的价带顶电位相比硅衬底发生了变化。
图4 叠加SiGe层沟道后的晶体管能带图
图5中可见，SEMATECH会议的技术文件显示了SiGe型沟道相比硅沟道的驱动电流提升幅度，当然SiGe层本身的应力机制对驱动电流就有很大的改善作用。
图5 SiGe沟道器件驱动电流性能改善图
PMOS管的功函数调节之谜我们基本已经解开，但是NMOS管的功函数调节问题则仍是一个谜，因为一般认为NMOS管的highk/SiO层界面处仍然需要掺杂金属杂质，而我们在实际分析中则没有发现这种结构。我们只看到在hingk层上设置的TiN层。而在Intel的产品中，他们位于high-k层上的TiN层是作为其PMOS管的功函数金属层而存在的，这样从表面上看，两者都使用了TiN层来控制功函数,那么为什么GloFo是在NMOS里用，而Intel却是在PMOS里用呢？两者的功函数调节作用难道不是一样的吗？追查SEMATECH会议的资料，我们才发现，同样是TiN层，其功函数其实还可以通过改变该层的生长条件和厚度来改变，而这方面的改变足以实现管子的功函数在NMOS/PMOS之间调节。
实际上，SEMATECH会议上2005年以后发表的技术文件所述的TiN层功函数调节技术，与我们对Llano NMOS管的观测结果是非常符合的。其NMOS管中的TiN层厚度约为2nm，而相比之下，Intel的PMOS管中则采用4nm TiN层--1nm Ta基层--2nm TiN层这种至上而下的结构。图6显示，Intel PMOS管中在2nm TiN层上增加的这两层材料完全具备将NMOS的功函数调节为适合于PMOS使用的功函数等级的能力。
图6 左至右--单独的TiN层；3.6nmTiN层上采用原子层淀积技术再淀积10nm厚TaN层；3.6nmTiN层上采用原子层淀积技术再淀积10nm厚TiN层的有效功函数对比(cyc缩写表示的应为原子层淀积的周期数)[!--empirenews.page--]
实际上，几年前我们可能就已经接触到了GloFo可能会在PMOS管的SOI层上增加一层SiGe层的线索，当时在CICC会议的技术文件中，GloFo曾经展示了一幅类似的图片，当然他们当时并没有明说出来。
图7 GloFo当年展示的试验型晶体管图片
最后要强调的是，以上所有结论均基于我们的推断，不过我们这些推断的理论假设确实可以解释最近推出的HKMG技术产品上所存在的区别。那么，IBM,三星及其它共有技术联盟的成员会不会也使用类似的技术来制作产品呢？我们将拭目以待。
另补充：有关Intel 45nm gatelast工艺及台积电gatelast HKMG工艺的细节，请参考本站此前的这篇文章。
CNBeta编译
原文：CHIPWORKS
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