先进制程慢热　台积电转攻3D IC

20和14奈米先进制程的极紫外光微影(EUV)制程与多重电子束(MEB)无光罩微影技术尚未完备，且生产成本仍大幅超出市场预期，量产时程延缓将在所难免。因此，在先进制程技术面临关卡之际，台积电积极锁定三维晶片(3D IC)商机，并展开关键的矽穿孔(TSV)技术布局，以进一步扩大晶圆代工范畴与获利来源。

台积电先进模组技术发展资深处长余振华表示，未来3D IC的设计挑战包括矽穿孔制程、薄晶圆处理与提升已知良裸晶的比率，要进入量产仍有一段长远的路要走。
台积电研发副总经理林本坚表示，台积电一直戮力推升制程技术来维持摩尔定律的步调，目前28奈米采用的光微影制程已可在每个关键层上进行多重曝光(Multple Patterning)，进而降低成本及提高设计弹性。然而，就台积电原先规画每两年即走入下一代制程的脚步而言，28奈米要在2011年迈开量产步伐已有所延宕。主因在于全球半导体产业在下半年陷入一团景气迷雾，影响厂商投片意愿趋向保守，故预计28奈米在今年第四季仅可小幅试产，明年初高通(Qualcomm)、Altera、赛灵思(Xilinx)及NVIDIA订单陆续到位后才能进入量产。

林本坚也透露，针对20和14奈米先进制程应用的EUV及MEB工具估计在2012～2013年方能完备，目前20奈米晶圆试产仍须透过多重曝光技术，致使成本加剧且效率减半，在2013年步入量产的进度明显落后。再加上14奈米晶圆将以EUV或MEB技术产出仍未做出最终决定，而试产结果每小时曝光量更低于一百片的期望值约十倍，成本远高于市场可接受度，故原订于2015年启动量产的计划亦难以达标。

在先进制程频频碰壁之下，台积电亟欲掌握3D IC蓄势待发的商机，并藉晶圆厂的整合能力将触角伸及封装领域，以填补未来营收因先进制程导入速度不如预期的空缺。台积电先进模组技术发展资深处长余振华指出，行动装置轻薄短小的设计风潮，已带动晶片架构的典范转移，逐步朝System Scaling的立体堆叠形式发展，以提高效能并缩减占位空间；而台积电正积极发展3D IC架构的关键技术--矽穿孔，并结合现有的晶圆级封装(WLP)与可堆叠式封装(PoP)打造完整的3D IC流程解决方案，进一步瞄准未来行动装置及云端设备对3D IC的殷切需求，抢先卡位市场商机。

值得一提的是，关于3D IC的生产流程须在前端晶圆代工制程进行穿孔，亦或在后端封装(OSAT)制程才执行，仍处在一片激烈的唇枪舌战中。余振华认为，在晶圆代工阶段即导入矽穿孔制程，对晶片业者来说较具竞争力，因为晶圆厂对整个晶片设计的掌握度较佳且新投入设备成本较少，能快速完成IC与铜线的立体叠合，藉以满足客户控管生产成本及加快产品上市时程的考量。此外，晶片走入更先进制程后，更薄、更小的体积也将拉高矽穿孔的技术门槛，届时，封装厂势必要投入更多设备，加诸大量成本于产出流程中，将与客户的成本考量大相迳庭。

囿于台积电积极拓展业务范畴，亦已引起封装厂对其踩进地盘的疑虑，一场3D IC的竞赛酝酿开打。日月光总经理唐和明强调，3D IC虽被视为未来晶片发展趋势，但目前整个供应链尚未明朗，预期要到2013年才望导入量产，因此现在讨论封装形式言犹过早。况且3D IC的全新架构带来极大改变，并非仅着眼于前端或后端制程执行矽穿孔，关键在于晶圆代工厂、元件整合制造商(IDM)及封装厂如何创造新的垂直合作关系，简而言之，人人皆可望分一杯羹。