Tensilica-Cadence提供从RTL到GDSII的设计途径 简化内核SoC设计

Tensilica公司日前宣布与Cadence设计系统公司合作，为双方的客户提供了一条从RTL 到首次流片可预测的设计途径。Tensilica-Cadence Encounter® 从RTL到GDSII的设计方法学简化了基于Tensilica最新钻石系列标准处理器内核的SOC设计的开发。钻石系列标准处理器内核包括了6款从最低32位控制器到业界最高性能的DSP的处理器内核。Tensilica公司还宣布了，它现在是Cadence公司OpenChoice IP计划的会员。OpenChoice IP计划提高了不同技术间的互操作性，促进了IP核之间的协同工作，使Cadence的客户可以获得领先IP核提供商的产品。 　 

Encounter数字IC设计平台集成了全局RTL和物理综合、高性能SI监控（SI-aware）布线、以及复杂的纳米分析和优化，可理想的用于大规模、低功耗、高产能和其他要求严格的设计挑战，并且通过了65纳米节点的量产验证。 　 

Cadence公司产品市场副总裁Eric Filseth表示，“Encounter是流行的从RTL到GDSII用于设计低功耗和高性能SoC系统的设计平台。在该方法学中，通过对基于Tensilica公司Xtensa架构的钻石系列标准处理器内核的支持，我们为客户提供了将这些核嵌入到SoC中去的另一个有利方法。我们的客户采用这种方法学可以减少几个星期的设计周期。”