Cadence公布工业界第一个完整的针对千兆位速度的PCB系统设计环境

现在，工程师终于第一次拥有了设计和实现千兆位串行接口高速PCB系统的集成环境，可以分析和约束驱动完成跨越芯片，封装及PCB板三个系统层面的差分信号互连。这一强大的功能带领计算机和网络公司走上设计一次成功之路

其它可以提高生产效率的优点如下：
支持堆叠式芯片（stacked-die）系统封装自动设计的新功能
统一的，自动生成，检验和管理新元件库的环境
动态，实时的覆铜及编辑功能
针对信号完整性模型验证的高级分析功能

Cadence公司负责PCD系统部门的副总裁Charlie Giorgetti说“千兆位速度的互连技术，使得系统设计者可以满足市场上不断增长的带宽的需求，同时也带来了PCB板以及IC封装设计上的革命，工程师们正面临着前所未有的信号完整性，时序以及布线的问题，迫使他们关注不同的设计领域，从IC封装到PCB板级去考虑,从I/O单元到I/O单元之间的高速信号互连。”

设计千兆位的串行接口
千兆位串行接口设计成功的关键是在整个设计流程中生成，约束，分析和管理差分信号。Allegro布局布线工具和SpecctraQuest信号完整性分析工具提供了在统一的约束管理系统中定义一组完善的设计规则并以此去驱动布局布线的功能，从而帮助设计工程师缩短设计周期，减少大量的设计重复工作，使得设计可以一次成功。

针对堆叠式片芯设计和分析的高级封装解决方案。
越来越多的制造厂商为了减少产品的管脚数，集成不同的工艺及缩短上市时间，开始转向system-in-package(SIP)技术，由此使得设计一体化的片芯堆叠封装变得越来越具有吸引力。Cadence Advanced Package Designer工具提供一个新的多片芯堆叠设计和编辑环境，并且提供自动的间合线生成功能，从而加快设计的过程，帮助制造商迅速实现产品的大批量生产。

ChipPAC公司全球设计和制造部门副总裁Bret Zahn表示：“SIP技术为制造商提供了超乎想象的性能和成本的优势，但同时，也使设计者面临巨大的设计复杂片芯堆叠结构的挑战，作为在堆叠式片芯封装设计，装配和测试市场上的领跑者，ChipPAC采用新的Cadence功能，提供性能最高，性价比最佳的封装设计方案给我们的客户。”

元件库的自动生成，检验和管理

在当今的设计中，管脚数目巨大的元件越来越普遍，建库员正在为手工输入，生成和检验这些元件数据而烦恼，PCB Librarian Expert 15.0提供的新功能可以解决这一过程的瓶颈。在新的版本中，先进的电子元件库开发和管理功能包括：

采用XML实现数据驱动的符号生成，管理和转换
可以从Internet上轻松获得的PDF和CSV格式的数据中，直接输入管脚和封装信息
在线的元件检验，支持用户定义的公司标准
自动的库管理进程，可以根据元件版本之间的变化，提供详细的修订不同之处的报告

动态，实时的覆铜功能
外层覆盖地平面，在当今复杂的高速PCB设计中已经广泛使用，通常可以作屏蔽，减少噪声以及为敏感的子电路提供有针对性的供电。今天，由于复杂的制造要求，使得产生和修改这种覆铜需要浪费大量的时间，瞄准这一问题，Allegro 15.0提供了一个改进的实时覆铜方案，允许用户在交互和自动的布线过程中，动态地拉变，修补覆铜，通过减少修改覆铜的重复次数，缩短设计时间。最重要的事，新的功能允许在任何时候对覆铜进行修改，不需要任何重新生成或后处理，因而也大大简化了工程转换的过程。

模型完整性设计环境

SpecctraQuest SI Expert解决方案提供了一个新的SPICE到IBIS转换的模型完整性设计模块，可以帮助用户迅速地由SPICE模型生成IBIS模型。根据SPICE仿真计算的结果以及IBIS及缓冲器的可选项文件，用户可以很快地产生一个高质量的IBIC模型。模型完整性设计工具可以从SPICE的输入文件中，找到电流-电压（I-V）和电压-时间（V-T）曲线中的典型值，最大值和最小值等极端情况。由于SPICE分析输出的数据点数可能会远远大于IBIC模型中所允许的最大点数，模型完整性设计工具中SPICE到IBIS的转换模块采用了一种智能化的并且经过验证的最好的曲线拟合算法，确保生成精确的IBIS模型。