FinFET技术是电子行业的下一代前沿技术

【导读】FinFET技术是电子行业的下一代前沿技术，是一种全新的新型的多门3D晶体管。和传统的平面型晶体管相比，FinFET器件可以提供更显著的功耗和性能上的优势。英特尔已经在22nm上使用了称为“三栅”的FinFET技术，同时许多晶圆厂也正在准备16纳米或14纳米的FinFET工艺。虽然该技术具有巨大的优势，但也带来了一些新的设计挑战，它的成功，将需要大量的研发和整个半导体设计生态系统的深层次合作。

摘要：  FinFET技术是电子行业的下一代前沿技术，是一种全新的新型的多门3D晶体管。和传统的平面型晶体管相比，FinFET器件可以提供更显著的功耗和性能上的优势。英特尔已经在22nm上使用了称为“三栅”的FinFET技术，同时许多晶圆厂也正在准备16纳米或14纳米的FinFET工艺。虽然该技术具有巨大的优势，但也带来了一些新的设计挑战，它的成功，将需要大量的研发和整个半导体设计生态系统的深层次合作。

关键字：  晶体管，控制电流，驱动器

FinFET技术是电子行业的下一代前沿技术，是一种全新的新型的多门3D晶体管。和传统的平面型晶体管相比，FinFET器件可以提供更显著的功耗和性能上的优势。英特尔已经在22nm上使用了称为“三栅”的FinFET技术，同时许多晶圆厂也正在准备16纳米或14纳米的FinFET工艺。虽然该技术具有巨大的优势，但也带来了一些新的设计挑战，它的成功，将需要大量的研发和整个半导体设计生态系统的深层次合作。

FinFET器件是场效应晶体管(FET)，名字的由来是因为晶体管的栅极环绕着晶体管的高架通道，这称之为“鳍”。比起平面晶体管，这种方法提供了更多的控制电流，并且同时降低漏电和动态功耗。 比起28纳米工艺，16纳米/14纳米 FinFET器件的进程可以提高40-50%性能，或减少50%的功耗。一些晶圆厂会直接在16纳米/14纳米上采用FinFET技术，而一些晶圆厂为了更容易地整合FinFET技术，会在高层金属上保持在20nm的工艺。

那么20纳米的平面型晶体管还有市场价值么?这是一个很好的问题，就在此时，在2013年初，20nm的平面型晶体管技术将会全面投入生产而16纳米/14纳米 FinFET器件的量产还需要一到两年，并且还有许多关于FinFET器件的成本和收益的未知变数。但是随着时间的推移，特别是伴随着下一代移动消费电子设备发展，我们有理由更加期待FinFET技术。

和其他新技术一样，FinFET器件设计也提出了一些挑战，特别是对于定制/模拟设计。一个挑战被称为“宽度量化”，它是因为FinFET元件最好是作为常规结构放置在一个网格。标准单元设计人员可以更改的平面晶体管的宽度，但不能改变鳍的高度或宽度的，所以最好的方式来提高驱动器的强度是增加鳍的个数。增加的个数必须为整数， 你不能添加四分之三的鳍。

另一个挑战来自三维技术本身，因为三维预示着更多的电阻的数目(R)和电容(C)的寄生效应，所以提取和建模也相应困难很多。设计者不能再只是为晶体管的长度和宽度建模，晶体管内的Rs和Cs，包括本地互连，鳍和栅级，对晶体管的行为建模都是至关重要的。还有一个问题是层上的电阻。 20纳米的工艺在金属1层下增加了一个局部互连，其电阻率分布是不均匀的，并且依赖于通孔被放置的位置。另外，上层金属层和下层金属层的电阻率差异可能会达到百倍数量级。

还有一些挑战，不是来自于FinFET自身，而是来至于16nm及14nm上更小的几何尺寸。一个是双重图形，这个是20nm及以下工艺上为了正确光蚀/刻蚀必须要有的技术。比起单次掩模，它需要额外的mask，并且需要把图形分解，标上不同的颜色，并且实现在不同的mask上。布局依赖效应(LDE)的发生是因为当器件放置在靠近其他单元或者器件时，其时序和功耗将会受影响。还有一个挑战就是电迁移变得更加的显著，当随着几何尺寸的缩小。

如前所述，上述问题将影响影响定制/模拟设计。如果数字设计工程师能够利用自动化的，支持FinFET器件的工具和支持FinFET的单元库，他或她将发现，其工作上最大的变化将是单元库：更好的功耗和性能特性!但是，数字设计工程师也会发现新的和更复杂的设计规则，双图形着色的要求，和更加严格的单元和pin位置的限制。最后，有些SoC设计人员还会被要求来设计和验证上百万门级别的芯片。设计师将需要在更高的抽象层次上工作和大量重复使用一些硅IP。

EDA产业在研发上花费了大量的钱，以解决高级节点上设计的挑战。事实上，我们预期，EDA行业为了20纳米，16纳米和14纳米的总研发费用可能会达到十二亿美金到十六亿美金。从FinFET器件的角度来看，例如，提取工具必须得到提高，以便能处理Rs和Cs从而更好预测晶体管的性能。这些Rs和Cs不能等待芯片成型后分析，他们需要在设计周期的早期进行，所以电路工程师和版图工程师不得不工作得更加紧密，这也是方法学上很大的一个变化。

每个物理设计工具都必须能够处理几百条为了16nm/14nm FinFET技术而带来的新的设计规则。这包括布局，布线，优化，提取和物理验证。单元库也需要利用这些工具进行优化。所以一个整合了的先进节点的解决方案，将会使包括定制/模拟和数字设计的任务变得更加容易。

EDA供应商也是包括晶圆代工厂和IP供应商在内的垂直合作其中的一部分。从EDA和IP开发人员的反馈会影响进程的发展，这反过来又提出了新的要求的工具和IP。例如，在2012年，Cadence公司，ARM和IBM之间三方合作就产生了第一个14NM的FinFET器件的测试芯片。

16nm/14nm的FinFET技术将是一个小众技术，或进入IC设计的主流?历史证明，当新的创新出现，人们弄清楚如何使用它们来创新，往往会带来意想不到的价值。FinFET技术将启用下一个大的飞跃，为计算机，通信和所有类型的消费电子设备带来裨益。这就是为什么Cadence公司坚信FinFET技术将为电子行业开创一个新纪元，这也是为什么我们致力于为整个行业推进这项技术。