1、单色光LED的种类以及单色光LED的发展历史本文主要针对单色光LED的种类、发展历史及应用进行简要介绍。单色光LED最早应用半导体P-N结发光原理制成的LED光源问世于20世纪60年代初。当时所用的材料是GaAsP,发红光(&
解本土IC设计之“渴”近来中国IC市场的最重磅新闻要属大小“M”——台湾联发科(MTK)和晨星半导体(MStar)宣布合并。“M兄弟”的联手对已跨入“1亿美元俱乐部”的少
富士通半导体交付55nm创新方案 解本土IC设计之“渴” 近来中国IC市场的最重磅新闻要属大小“M”——台湾联发科(MTK)和晨星半导体(MStar)宣布合并。“M兄弟”的联手对已跨入“1亿美元俱乐部”的少数刚崛起的大陆
近来中国IC市场的最重磅新闻要属大小“M”——台湾联发科(MTK)和晨星半导体(MStar)宣布合并。“M兄弟”的联手对已跨入“1亿美元俱乐部”的少数刚崛起的大陆本土IC设计公司
光纤宏弯损耗测试,在国家标准GB/T9771.3-2008中描述为:光纤以30mm半径松绕100圈,在1625nm测得的宏弯损耗应不超过0.1dB。而注2中描述:为了保证弯曲损耗易于测量和测量准确度,可用1圈或几圈小半径环光纤代替100圈
英特尔制程工艺路线图。北京时间5月17日消息,英特尔(微博)CEO保罗·欧德宁(Paul Otellini)表示,英特尔已开始对7纳米和5纳米制程技术的研究。此外,英特尔目前计划在美国俄勒冈、亚利桑那和爱尔兰的工厂中部
IntelCEOPaulOtellini近日对投资者透露,半导体巨头已经开始了7nm、5nm工艺的研发工作,这也是Intel第一次官方披露后10nm时代的远景规划。他说:“我们的研究和开发是相当深远的,我是说(未来)十年。”按照路线图,2
Intel CEO Paul Otellini近日对投资者透露,半导体巨头已经开始了7nm、5nm工艺的研发工作,这也是Intel第一次官方披露后10nm时代的远景规划。他说:“我们的研究和开发是相当深远的,我是说(未来)十年。”按照路线图
Intel CEO Paul Otellini近日对投资者透露,半导体巨头已经开始了7nm、5nm工艺的研发工作,这也是Intel第一次官方披露后10nm时代的远景规划。他说:“我们的研究和开发是相当深远的,我是说(未来)十年。”
Intel CEO Paul Otellini近日对投资者透露,半导体巨头已经开始了7nm、5nm工艺的研发工作,这也是Intel第一次官方披露后10nm时代的远景规划。他说:“我们的研究和开发是相当深远的,我是说(未来)十年。”
Intel已开始研发7nm、5nm工艺
问:贵公司的工艺计划是什么? 答:在先进制程方面,中芯也有人也在自问:我们是不是不再搞先进工艺?这是不对的。先进工艺我们还要搞,28nm正在做,准备在2013年第二季度末、第三季度初就把28nm工艺基本完成。然后
摩尔定律(Moore"sLaw)极限浮现与18吋晶圆世代来临,将是半导体产业两项大革命,全球半导体厂都在思索未来趋势,台积电技术长孙元成20日指出,摩尔定律未必走不下去,只要与3DIC技术相辅相成,朝省电、体积小等特性钻
光纤宏弯损耗测试,在国家标准GB/T9771.3-2008中描述为:光纤以30mm半径松绕100圈,在1625nm测得的宏弯损耗应不超过0.1dB。 而注2中描述:为了保证弯曲损耗易于测量和测量准确度,可用1圈或几圈小半径环光纤代替
加州大学和微软的研究发现,随着芯片尺寸缩小,NAND Flash记忆体会出现显著的性能退化。当电路尺寸从今天的25nm缩小到6.5nm,SSD的延迟会增加一倍。加州大学的研究生Laura Grupp说,他们测试了7家SSD供应商的45种不同
力旺电子(eMemory)日前宣布,其单次可程序(one time programmable, OTP)内存技术已于一线晶圆代工厂65纳米制程平台通过可靠度验证,进入量产阶段;另外,多次可程序(multiple times programmable, MTP)内存技术则同步
力旺电子(eMemory)日前宣布,其单次可程序(one time programmable, OTP)内存技术已于一线晶圆代工厂65纳米制程平台通过可靠度验证,进入量产阶段;另外,多次可程序(multiple times programmable, MTP)内存技术则同步
近日,在西安举办的2011中国半导体行业协会集成电路设计分会年会上,富士通半导体宣布其ASIC/COT业务部将在明年陆续推出两套创新的55nm标准单元,可帮助中国便携消费类终端IC设计公司以65nm的成本水平实现功耗大幅降
兼容65nm IP、功耗大幅降低堪比40nm,富士通半导体ASIC/COT业务部明年将推出两套创新的55nm工艺模型,对成本、上市时间和功耗极其敏感的消费终端ASIC设计意义重大。近日,在西安举办的2011中国半导体行业协会集成电路
兼容65nm IP、功耗大幅降低堪比40nm,富士通半导体ASIC/COT业务部明年将推出两套创新的55nm工艺模型,对成本、上市时间和功耗极其敏感的消费终端ASIC设计意义重大。近日,在西安举办的2011中国半导体行业协会集成电路