AI芯片功耗墙为何来得早？热节流怎么躲？

标称功耗没超预算，频率却总是跑不久就掉下来，这类现象往往不是散热器不够大这么简单。AI芯片在高并发矩阵和缓存访问同时拉满时，最先撞上的常常是瞬态供电边界和热控反馈，而不是长期平均功耗。

功耗墙首先表现为电流脉冲过陡。大规模阵列在某些层会同时翻转，大量 MAC、寄存器和 SRAM 端口在同一拍切换，封装与供电网络来不及稳定响应，局部 IR drop 就会先把安全电压裕量吃掉。平均电流看着并不离谱，真正危险的却是那些持续几微秒到几毫秒的尖峰，它们足以逼时钟降频或触发更保守的电源策略。

很多团队只盯芯片总功耗曲线，忽略了空间分布。卷积、注意力、归约和访存密集算子会把热点放在不同区域，热在版图上并不是均匀铺开，而是跟着执行相位迁移。某些阶段算力阵列热，某些阶段 NoC 与 HBM PHY 热，如果传感器和控制策略只盯少数固定点，真正最烫的位置可能已经先超限，调频动作却来晚了。

DVFS 看似是解决之道，但它本身也是一条容易振荡的反馈环。降得太快，吞吐明显受伤；降得太慢，温度又会越过安全阈值。更麻烦的是温度传感、控制决策和频率切换存在时延，等控制器看到温升时，热量已经在封装内部积累了一段时间。若参数过于激进，系统就会在“过热降频”和“稍冷升频”之间来回摆动，表现成吞吐周期性抖动。

对AI芯片而言，供电和热不能分开算。电压降会提高时序风险，频率一降又会改变单位时间能量释放位置，热分布随之再变；热上升又抬高导通电阻，让供电边界进一步收窄。只看其中一条闭环往往会误以为问题出在单一模块，实际上两条闭环已经互相推着对方进入更保守的工作区。

躲节流不能只靠更大的散热器，还要靠更平滑的负载组织。把高峰功率算子错峰、在编译器层减少无谓同时翻转、给供电敏感阶段预留更稳的频率挡位，往往比事后等热控来救火更有效。若软件调度能主动避免把最热和最耗电的阶段连续堆叠，系统可持续吞吐常比单次峰值更好看。

定位功耗墙时，需要同时看电流尖峰、局部温度、时钟变化、错误重试和不同算子段的时长波动。只有这些曲线对齐后，才能判断先触线的是供电、热扩散，还是控制环太慢。若只看某一条平均曲线，很多瞬态边界会被完全抹平。

封装与板级设计的耦合也别忽视。去耦位置、供电平面阻抗和冷板接触均匀性都会改变同一颗芯片的实际安全窗，样机能跑过的频点，换一版载板后未必还能守住。若散热控制只按核心平均温度动作，HBM PHY 或供电热点先超限时，频率往往会更突兀地跳水，这点很常见。把系统级装配差异纳入功耗回归，往往能避免量产后才发现节流提前触发。

所以，功耗墙来得早，往往不是平均功耗超了，而是瞬态电流和热反馈先把安全窗挤没了。把供电边界和节流策略一起设计，持续吞吐才不会刚爬上去就掉回来。