光纤阵列贴上去的时候对准了，温度变 3.6 度为什么就偏出半个分贝

光纤阵列与硅光芯片的耦合，公差常被写成“亚微米级对准”，听起来是个装配精度问题。它同时是个热膨胀问题：单模光纤的模场只有 10.4 微米，附加损耗 0.5 dB 对应 1.77 微米偏移，而 30 毫米的热膨胀臂长在 FR4 基板上每升温 1 开就漂 0.49 微米。留给温度的预算只有 3.6 开。

对准公差只有一个多微米

单模光纤在 1550 nm 波长的模场直径约 10.4 微米，高斯模场半径 w 取 5.2 微米。两根光纤或光纤与波导对接时，横向偏移 d 带来的耦合效率按 η = exp(−d²/w²) 下降。反解这条式子，附加损耗 0.5 dB 对应 η 等于 0.891，d² = 0.115×27.04，d 是 1.77 微米；放宽到 1 dB，d 是 2.5 微米。

这个量级决定了后面所有的机械设计。所谓“亚微米对准”，指的是单个界面的偏移。多个界面串起来，公差按平方和开方分配，每个界面分到的份额更小。

热膨胀把公差按臂长放大

两件材料粘在一起，温度一变，长度按各自的线膨胀系数伸长，差值就是位移：Δx = Δα·L·ΔT。Δα 是两者线膨胀系数之差，L 是粘接点到耦合面的距离，ΔT 是温升。这个式子里没有可以忽略的项，L 在毫米量级，Δα 在每开百万分之几量级，ΔT 在几十开量级，乘起来就是微米。

石英光纤的线膨胀系数是 0.55 ppm/K，这个数很小，小到没有哪种常用基板能匹配。FR4 是 17 ppm/K，硅是 2.6 ppm/K，硼硅玻璃是 3.3 ppm/K。与光纤的差值分别是 16.45、2.05、2.75 ppm/K。

臂长取 30 毫米，FR4 上每升温 1 开漂 0.49 微米，硅上 0.062 微米，硼硅玻璃上 0.083 微米。把 1.77 微米的公差除下来，允许的温升分别是 3.6 开、28.7 开、21.4 开。

图 1　三种基板上累积偏移随温升的变化，1.77 微米容差线与三条直线的交点分别是 3.6、21.4、28.7 开（依据原文第 3 节绘制）

机箱内的温度范围按 −5 到 70 摄氏度算，跨度 75 开。FR4 上的累积偏移是 37 微米，是容差的 21 倍，耦合效率归零；硅上是 4.6 微米，损耗 3.4 dB；硼硅玻璃上是 6.2 微米，损耗 6.2 dB。三种材料没有一个能单独扛住整个温度范围。

这个结论在单模场景下成立，多模场景完全是另一回事。50 微米芯径的多模光纤，模场半径是 25 微米，同样 0.5 dB 的偏移量是 8.5 微米，是单模的 4.8 倍，FR4 上的温度预算从 3.6 开变成 17 开。数据中心短距多模链路能容忍廉价基板，靠的是这个尺寸差。

缩短臂长比换材料更有效

位移与臂长成正比，容差与臂长也成正比，所以缩短臂长是线性的收益，换材料是有限的收益。臂长从 30 毫米压到 10 毫米，硅基板上的累积偏移从 4.6 微米降到 1.54 微米，75 开跨度内的损耗从 3.4 dB 压到 0.4 dB。

臂长的下限由光纤本身定。单模光纤在 1550 nm 的宏弯损耗对弯曲半径很敏感，半径小于 10 毫米时损耗快速上升，常规跳线的长期弯曲半径按 10 到 15 毫米设计。这意味着一根光纤从封装边沿走到耦合面，最短也要留出十几毫米的过渡。

图 2　光纤阵列与硅光芯片的粘接路径，臂长 L 同时决定热漂移量和光纤弯曲半径的下限（依据原文第 4 节绘制）

两个约束在 10 毫米附近相交。再往下压，光纤弯曲损耗吃掉的光功率比热漂移还多；往上放，温度预算又不够。臂长每缩短一成，热漂移和容差都跟着缩短一成，这条线性关系是整条链路里最划算的一项。工程上的解法是把耦合界面做成扩束结构，让模场从 10.4 微米扩到 30 微米以上，容差按模场半径的平方放大。模场扩到 3 倍，同样 0.5 dB 的偏移量从 1.77 微米变成 5.3 微米，温度预算跟着放大三倍。

扩束的代价是长度。片上扩束器要么用锥形波导，长度在几百微米到一毫米；要么在端面加透镜，多一个界面和一份反射。这两条都与 CPO 追求的封装密度冲突，端口间距从 250 微米压到 127 微米时，透镜根本放不下。

胶层与固化收缩

粘接层的厚度在十几微米量级，紫外固化胶的线性收缩率在 2% 上下，固化过程本身带来的位移是 10 微米乘 2%，0.2 微米。这个数落在公差预算里，占 1.77 微米的十分之一，可控但不为零。

胶层的另一个作用是吸收应力。胶的模量低，能在基板与光纤阵列之间形成一个柔性过渡，把大部分热膨胀差消化在胶层内部，而不是全部传到耦合界面。代价是长期蠕变：胶在温度循环和湿度作用下会缓慢流动，对准点随时间漂移，这个漂移量在加速老化试验里才能看到，出厂测试测不出。

主动补偿要花多少钱

第三条路是在封装里加执行器，用温度传感器加查表的方式实时推回对准点。听起来是纯控制问题，实际的门槛在分辨率：3.6 开的温度预算意味着每 1 开要修正 0.49 微米，温度采样的分辨率要到 0.1 开，位移执行器的分辨率要到 0.05 微米。

压电陶瓷微位移台能做到 0.01 微米级，问题是行程。温度跨度 75 开对应 37 微米的累积偏移，压电在几十微米行程下要牺牲分辨率或者加机械放大，放大机构又引入迟滞。另一个可选方案是步进式机械微调，行程够，分辨率不够，只能用于出厂标定，不能实时补偿。

规模是另一个障碍。一个 CPO 光引擎上有几十到上百个耦合端口，逐端口配执行器的成本比光引擎本身还高。业界的折中做法是整片基板做温控，把光引擎稳定在固定温度上，热膨胀不再变化，对准点也就不动。这和硅光芯片上的热调相移器是同一笔账：用功耗换热稳定性，只是这次换的是机械尺寸的稳定，不是折射率的稳定。

为什么 CPO 更在意这件事

可插拔光模块的耦合界面在面板边沿，模块内部的温度被 TEC 或加热器稳住，基板尺寸也小，热膨胀的臂长短。共封装把光引擎搬到交换芯片旁边，两件事同时变了：温度由芯片决定，基板尺寸跟着封装走，臂长变长。

发表在 Applied Sciences 上的那篇光子封装综述把这条约束写得很直接：硅光封装要求微米级对准、实时温度控制，以及垂直和水平方向的高密度电学集成，这三项要求叠在一起，使光子封装的成本和难度比电子封装高出一个数量级，成为商用化的主要瓶颈。综述里给的解法方向是晶圆级测试与被动对准，用机械定位结构替代主动对准，把对准从装配工序挪到光刻工序。

被动对准对热膨胀的容忍度更低，因为它把公差全部押在加工精度上，没有软件补偿的余地。这也解释了为什么 CPO 的光纤接口普遍采用扩束加机械定位的组合：扩束买容差，机械定位买一致性，两笔钱都要花。

一句话：耦合公差是微米级的，热膨胀是按臂长累积的，能压缩的只有臂长和模场，材料本身的匹配度省不掉。

内容来源：Applied Sciences（MDPI 开放获取期刊）

原文标题：Photonic Packaging: Transforming Silicon Photonic Integrated Circuits into Photonic Devices

作者：Lee Carroll, Jun-Su Lee, Carmelo Scarcella, Kamil Gradkowski, Matthieu Duperron, Huihui Lu, Yan Zhao, Cormac Eason, Padraic Morrissey, Marc Rensing, Sean Collins, How Hwang, Peter O'Brien

DOI：10.3390/app6120426（Applied Sciences, Vol. 6, No. 12, 426, 2016）

配图说明：图 1、图 2 均为自行绘制，为原理示意，非原文原图复制。

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来源：21ic电子网