PCIE的结构

在概念上，PCI Express总线是较旧的PCI/ PCI-X总线的高速串行替换。PCI Express总线与旧PCI之间的主要区别之一是总线拓扑。 PCI使用共享并行总线架构，其中PCI主机和所有设备共享一组通用的地址，数据和控制线。 相比之下，PCI Express基于点到点拓扑，单独的串行链路将每个设备连接到根系统(主机)。 由于其共享总线拓扑，可以对单个方向上的PCI总线进行仲裁(在多个主机的情况下)，并且一次限制为一个主机。 此外，旧的PCI时钟方案将总线时钟限制在总线上最慢的外设(不管总线事务中涉及的设备如何)。

 相比之下，PCI Express总线链路支持任何两个端点之间的全双工通信，同时跨多个端点的并发访问没有固有的限制。在总线协议方面，PCI Express通信封装在数据包中。打包和解包数据和状态消息流量的工作由PCI Express端口的事务层处理，电信号和总线协议的根本差异需要使用不同的机械外形尺寸和扩展连接器(因此，需要新的主板和新的适配器板); PCI插槽和PCI Express插槽不可互换。在软件级别，PCI Express保留与PCI的向后兼容性; 传统的PCI系统软件可以检测和配置较新的PCI Express设备，而无需显式支持PCI Express标准，但是新的PCI Express功能无法访问。两个设备之间的PCI Express链路可以由1个到32个通道组成。 在多通道链路中，分组数据在通道上条带化，并且峰值数据吞吐量与整个链路宽度成比例。通道计数在设备初始化期间自动协商，并且可以被任一端点限制。例如，单通道PCI Express(×1)卡可以插入多通道插槽(×4，×8等)，初始化周期自动协商最高相互支持的通道数。该链接可以动态地自动配置自己，以便使用较少的通道，在存在不良或不可靠的通道的情况下提供故障容限。PCI Express标准定义了多个宽度的插槽和连接器：×1，×4，×8，×12，×16和×32。这允许PCI Express总线服务于不需要高吞吐量的成本敏感型应用，以及诸如3D图形，网络(万兆以太网或多端口千兆位以太网)和企业级存储(SAS或光纤通道)等关键性能的应用。作为参考，使用四路(×4)的PCI-X(133MHz 64位)设备和PCI Express 1.0设备具有大致相同的峰值单向传输速率为1064MB / s。 在多个设备同时传输数据的情况下，或者与PCI Express外设的通信是双向的情况下，PCI Express总线具有比PCI-X总线更好的性能。

互连PCI Express设备通过称为互连或链路的逻辑连接进行通信。链路是两个PCI Express端口之间的点对点通信通道，允许它们发送和接收普通PCI请求(配置，I / O或存储器读/写)和中断(INTx，MSI或MSI-X) 。 在物理层面上，一条链路由一条或多条通道组成。低速外设(例如802.11 Wi-Fi卡)使用单通道(×1)链路，而图形适配器通常使用更宽更快的16通道链路。

通道通道由两个差分信号对组成，一对用于接收数据，另一对用于发送。 因此，每个通道由四条线或信号迹线组成。在概念上，每条通道用作全双工字节流，在链路端点之间的两个方向同时传输8位“字节”格式的数据包。物理PCI Express链路可能包含1个到32个通道，更精确地包括1,2,4,8,12,16或32个通道。通道计数用“×”前缀( 例如“×8”表示八通道卡或插槽)，×16是常用的最大尺寸。

串行总线由于后者的固有限制，包括半双工操作，超量信号计数以及由于定时偏移引起的固有的较低带宽，因此，传统的并行总线选择了绑定串行总线架构。定时偏移来自在不同长度的导线，潜在不同的印刷电路板(PCB)层和可能不同的信号速度下行进的并行接口内的分离的电信号。尽管作为单个字同时传输，并行接口上的信号具有不同的行进持续时间，并在不同时间到达其目的地。当接口时钟周期短于信号到达之间的最大时间差时，就不可能恢复传输的字。由于并行总线上的定时偏移量可能达到几纳秒，因此所产生的带宽限制在几百兆赫的范围内。串行接口不会出现定时偏移，因为每个通道中每个方向只有一个差分信号，并且由于时钟信息嵌入在串行信号本身中，所以没有外部时钟信号。因此，串行信号的典型带宽限制在几千兆赫范围内。 PCI Express是串行互连替代并行总线的一般趋势的一个例子;其他示例包括Serial ATA(SATA)，USB，Serial Attached SCSI(SAS)，FireWire(IEEE 1394)和RapidIO。在数字视频中，常用的例子有DVI，HDMI和DisplayPort。多通道串行设计增加了灵活性，其能够为较慢的设备分配较少的通道。