3个SystemVerilog新特性！

3个SystemVerilog新特性！

01

`begin_keyword `end_keyword

硬件描述语言中有很多特殊的编译或者综合等工具的预执行指令，在某些场景下我们可以利用一下HDL之外的语法去指导工具，而不是信马由缰。这两个define可以在代码的任何部分之间使用，以保持Systemverilog的向后，即向verilog的兼容性。如果你一开始是使用Verilog搭建测试平台，然后希望迁移到SystemVerilog，或者你一开始使用Verilog设计，后来希望能使用Sytemverilog。

你可以使用这个define去引导工具避免编译错误。

02

let语法结构替换宏

package example_package; let expand_operation (a,b) = assert ( !a