半导体制程已经进展到3nm，明年就将向2nm和1nm进发！

近年来，摩尔定律走向物理极限的论调甚嚣尘上，但比利时微电子研究中心 (IMEC) 近日表示，1nm制程2027年就可实用化，更进一步的0.7nm则预计将在2029年后量产。据日媒报道，IMEC素有“全球半导体产业背后头脑”之称，公司CEO Luc Van den hove博士在接受采访时强调，搭配全新技术，“摩尔定律要前进多少个世代都不是问题。”2nm及以下制程开发进度方面，台积电和三星电子都计划在2025年投入2nm制程量产。

英特尔同样正急起直追，IBM则已于5月宣布，在2nm制程的测试生产取得成果。另据Van den hove称，IMEC和ASML合作的EUV机台研发工作正在进行，日本的TEL也参与其中，预计测试机台可在2023年初完成，也有企业打算在2026年投入量产。Van den hove认为，随着半导体性能大幅提升，将使得家电、机器人这类“边缘设备”有效应用AI科技，未来AI技术将在云端计算和边缘设备之间取得平衡，而计算的分散也有望降低数据在送往数据中心过程中产生的电能消耗。

半导体制程已经进展到了3nm，今年开始试产，明年就将实现量产，之后就将向2nm和1nm进发。相对于2nm，目前的1nm工艺技术完全处于研发探索阶段，还没有落地的技术和产能规划，也正是因为如此，使得1nm技术具有更多的想象和拓展空间，全球的产学研各界都在进行着相关工艺和材料的研究。

上周，IBM和三星公布了一种在芯片上垂直堆叠晶体管的新设计，被称为垂直传输场效应晶体管 (Vertical Transport Field Effect Transistors，VTFET)。当前的处理器和SoC，晶体管平放在硅表面上，然后电流从一侧流向另一侧。相比之下，VTFET彼此垂直，电流垂直流动。该技术有望突破1nm制程工艺瓶颈。

IBM和三星表示，这种设计有两个优点。首先，它可以绕过许多性能限制，将摩尔定律扩展到IBM当前的纳米片技术之外，更重要的是，由于电流更大，该设计减少了能源浪费，他们估计VTFET将使处理器的速度比采用 FinFET 晶体管设计的芯片快两倍或功耗降低 85%。IBM和三星声称，这一工艺技术有望允许手机一次充电使用整整一周。他们表示，它还可以使某些能源密集型任务(包括加密采矿)更加节能，因此对环境的影响较小。IBM 和三星尚未透露他们计划何时将该工艺技术商业化。他们并不是唯一一家试图突破 1 nm瓶颈的公司。今年5月，台积电与合作伙伴发布了1nm工艺技术路径;7 月，英特尔表示，其目标是在 2024 年之前完成埃级芯片的设计。该公司计划使用其新的“英特尔 20A”制程节点和 RibbonFET 晶体管来实现这一目标。

就逻辑元件而言，随着微缩化发展，其晶体管的结构从长年以来的平板型(Planner)结构到FinFET结构，在2纳米以后，TSMC、英特尔正试图采用GAA(Gate-All-Around，全环绕栅极)纳米片(Namo-sheet)压层结构。英特尔称之为“RibbonFET”。此外，三星率先宣布已经从3纳米过度到GAA纳米层(三星称之为“MBCFET(Multi Bridge Channel FET)”)。

就14 节点而言，imec提案了原用于CMOS的Forksheet结构(将p型和n型纳米片晶体管成对排列，由于类似于用餐的叉子，所以命名为Forksheet)，并一直在研发。就10节点而言，imec试图采用CEFT结构(Complementary FET，在硅表面垂直堆叠P-channel FET和N-channel FET)，制作CMOS。在1纳米(10)以及以下节点，计划采用原子形状的沟道(Atomic Channel)，其沟道采用厚度为1~多个原子层的2D材料。此外，imce所指的2D材料为半导体单层过渡金属二硫属化物(Dichalcogenide)，化学式为MX2。此处的M为Mo(钼)、W(钨)等过渡金属元素。X为硫、Se硒、Te(碲)等硫硒碲化合物(16类元素)，imec通过采用2D材料和High NA EUV，开拓了1纳米以下的工艺。

在上月的ITF大会上，半导体行业大脑imec(比利时微电子研究中心)公布的蓝图显示，2025年后晶体管进入埃米尺度(Å，angstrom，1埃 = 0.1纳米)，其中2025对应A14(14Å=1.4纳米)，2027年为A10(10Å=1nm)、2029年为A7(7Å=0.7纳米)。

当时imec就表示，除了新晶体管结构、2D材料，还有很关键的一环就是High NA(高数值孔径)EUV光刻机。其透露，0.55NA的下代EUV光刻机一号试做机(EXE:5000)会在2023年由ASML提供给imec，2026年量产。

不过，本月与媒体交流时，ASML似乎暗示这个进度要提前。第一台高NA EUV光刻机2023年开放早期访问，2024年到2025年开放给客户进行研发并从2025年开始量产。

据悉，相较于当前0.33NA的EUV光刻机，0.55NA有了革命性进步，它能允许蚀刻更高分辨率的图案。

分析师Alan Priestley称，0.55NA光刻机一台的价格会高达3亿美元(约合19亿元)，是当前0.33NA的两倍。

早在今年7月，Intel就表态致力于成为高NA光刻机的首个客户，Intel营销副总裁Maurits Tichelman重申了这一说法，并将高NA EUV光刻机视为一次重大技术突破。随着硅基半导体不管逼近物理极限，业界都在寻求其他的替代材料。而近日台湾大学联手台积电、美国麻省理工学院的研究，发现了二维材料结合半金属铋可以实现极低的接触电阻，接近量子极限，并将这一研究发现发表于自然期刊，这对于1nm以下的半导体制程来说是一次巨大的突破。

当前主流半导体制程已经发展至3nm和5nm，乃至IBM也在近期推出了2nm，但单位面积内所能容纳的晶体管数目也已经逼近硅的物理极限，虽说制程突破受制于生产设备，却也有半导体材料的因素在其中。

石墨烯等二维材料自发现以来被视为下一代半导体的材料，但多数二维材料却因为高电阻与低电流的限制，一直无法取代硅基半导体。而麻省理工团队首先发现二维材料与半金属铋结合可以有效降低电阻，提升电流的传输效率。台积电技术研究部门随后对铋沉积制程进行了优化，最后台大团队利用造价数千万的氦离子束微影系统将元件通道成功缩小至纳米级，才得出这一研究成果。