基于FPGA的32位循环型除法器设计

引言

在数据处理过程中，除法是经常用但也是最复杂的四则 运算。特别是针对含有除法器的FPGA设计中，除法器的运 算速度，运算精度和占用逻辑资源大小对系统的整体性能具 有很大影响[1]。现有的EDA软件提供的除法模块时钟消耗 多，占有逻辑资源量大，且除数受限，只能是2的次嘉因此, 设计一种由Verilog HDL[2]编写的可综合的，可以是任意除数 的，运算速度快，逻辑资源占用量小[3,4]的除法器在FPGA数 据处理中就显得尤为必要。

1循环型除法器原理与设计

循环性除法器也叫位操作除法器，主要通过移位、相减 和比较三种操作实现求商和得余[5]。无论是乘法器还是除法 器都有操作空间，典型的循环型除法器又可分为操作空间可 恢复性和不可恢复性，这里采用易于控制，逻辑清晰的操作 空间不可恢复型算法。

在上述所采用算法中，首先保证被除数为正值，若为负值, 则对被除数正值化，然后进行相应的移位、减法和比较操作, 最后再对结果进行调整。具体实现过程如下：假设除数和被 除数都是N位，那么操作空间P的位宽就是2*N,其中P[N- 1 : 0]用来填充被除数，P[2*N-1 : N-1]是用来与除数进行递减 操作。此外，为了保证运算结果正确性，还要考虑同步操作, P[2*N-1 : N-1]和除数的递减操作应该发生在别的空间，此处 命名为D空间，D空间具有和P空间同样的位宽。同时，为 了方便递减操作，我们建立位宽为33位的S空间寄存除数的 负值补码形式。首先D空间被赋予“P+{S,(N-1)' b0}”的值, 根据，P[2*N-1：N-1]+S”的结果判断D空间的最高位'D[2*N-1]”,也就是符号位，是逻辑1还是逻辑0。如果是“D[2*N-1]”是 逻辑1那就表示P[2*N-1 : N-1]的值小于除数，P空间左移一 位补0 ；如果是“D[2*N-1]”是逻辑0则表示P[2*N-1 : N-1] 的值大于除数，P空间被赋予D空间的值，并且左移一位补1。 程序具体流程图如下图1所示：

2程序设计和仿真

传统除法器是将被除数当做被减数，除数当做减数，然 后被除数递减与除数，每一次递减，商数相应递增，直到被 除数小于除数为止，此时剩下的数就是余数，输出的结果再 根据除数与被除数的正负关系进行调整。

虽然传统除法器的设计与实现简单，但当被除数与除数 相差比较大的时候，它消耗时钟比较严重的弊端就会显露出 来，影响除法器运算速度，占用逻辑资源也比较多，进而影响 系统的整体性能。本循环型除法器的程序设计整体基于状态 机思想，所有操作都在一个always进程内完成，灵活把握“时 间点”概念，准确实现32位数的除法运算。

程序中，针对“D=P+{S, 32' b0}”语句，在always语 句块内巧妙运用阻塞赋值方式，造成一个区别于同进程内非阻塞赋值的时间停止空间。在这个停止空间中，D可立即获得 “P+{S, 32' bO}”的操作值，不用等到下一个状态。此赋值 方式也是减少时钟消耗和得到正确除法结果的重要保证。

还有一点就是寄存除数负值补码形式的S空间的建立, 它运用的思想是“小空间向大空间转换”和对除数的绝对负 值化，方便递减操作。生成系统模块图如图2所示，其中clk 为系统时钟信号，rst为复位信号，start_flag为除法器启动信 号，dividend[31..O]为被除数，divisor[31..0]为除数，done_ flag为除法器完成信号，quotient[31..0]为除法运算所得商数, reminder[31..0]为除法运算所得余数。

本除法器设计基于Altera的Cyclone II系列的 EP2C8Q208C8芯片，表1所示为经Quartus II软件编译、综 合及布局布线后所显示的传统型和循环型除法器逻辑资源占用 情况对比。由表可知，传统型除法器实现组合逻辑和时序逻 辑总的逻辑单元数为399个，而循环型除法器需要357个，比 传统型除法器减少了 42个，有效降低了逻辑资源占用量，这 对某些应用到除法器且占用逻辑资源比较多的FPGA大型设 计而言，在内部资源优化上，具有很大优势。

图3和图4为分别为32位循环型除法器和传统除法器在 Modelsim中的仿真效果图，其中SQ_D[63..0]为在仿真中便于 观察的D空间，SQ_P[63..0]为在仿真中便于观察的P操作空 间。由两图比较及分析可知，循环性除法器完成除法运算具 有固定的时钟消耗，不会因被除数和除数的变化而变化。当系统时钟频率设定为50 MHz时，循环性除法器最高工作频率 能达到117.41 MHz，完成一次除法运算只需要0.68 ns ；传统 型除法器最高工作频率为89.3 MHz，而针对相同的被除数(这 里以1 222为例)和除数(这里除数以5为例)，完成一次除 法运算需要4.937 ns,循环型除法器使除法的运算速度提高了 6倍。因此针对传统除法器因被除数与除数相差比较大，而“吃 时钟”的现象，循环型除法器很好的克服了这个弊端，提高了除法运算整体的运算速度。

3 结 语

本文Verilog HDL硬件描述语言和FPGA相关开发工具, 完成了 32位循环性除法器的设计。从Quartus II编译、综合 报告及Modelsim仿真效果图可知，此除法器实际所得结果与 预期的理论结果值相吻合，且该除法器继承了 FPGA设计中 的灵活性和便于移植性，如果应用于实际系统的设计，对系统 整体性能会有较明显的提升。

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