三星：与7nm制造工艺相比，3nm GAA技术的逻辑面积效率提高了45%以上，功耗降低50%

半导体工艺发展是一个永恒的话题。从摩尔定律诞生之后，半导体产品技术的发展、性能的进步和普及速度的快慢，最终几乎都和工艺相关。没有好的工艺，半导体产业几乎无法快速前行。不过，近期随着工艺快速进步，技术难度越来越大，人们发现传统的工艺技术已经无法满足7nm以下的制程了。好在科学家们通过努力研发，在FinFET之后，又带来了全新的GAA工艺，希望延续现有半导体技术路线的寿命，进一步推进产品向前发展。

三星这下可惨了，得卖多少高价SSD才能赚回来?

据说三星3nm工艺的良率只有35%，从而吓跑一大批客户，包括火龙高通，之前已经吓跑了缺卡英伟达了。

不过，国内芯片厂也只能羡慕了。没办法，3nm工艺现在只有台积电，和三星才有。也只有它们才能帮别人代工，其它芯片厂没这个实力。光刻机问题一天不解决，国产芯片就很难腾飞，被技术卡脖子是很无奈的事。

只能说，落后就要挨打，不论放在哪个行业，都是一样的。千万不要相信，对手是仁慈的，是善良的，是无私的。更不要相信，造不如买，造不如租这种梦话。

半导体工艺制程在进入32nm以下的节点后，每一步都历尽艰辛。在如此小的尺度上，人们习以为常的传统物理定律都会逐渐失去效果，量子效应逐渐成为制程前进的拦路虎。为此，科学家和工程师们在过去的数年间发明了各种各样的增强技术来对抗继续微缩尺度所带来的不确定性。包括High-K、特种金属、SOI、FinFET、EUV等技术纷至沓来，终于将半导体工艺的典型尺寸推进至7nm时代、甚至5nm时代。但是如果要进一步向更小尺寸的工艺节点前行的话，人们又遇到了更多的麻烦。

现有半导体制造的主流工艺往往采用“鳍片晶体管”也就是FinFET技术进行，它成功地延续了22nm以下数代半导体工艺的发展。从技术发展角度来看，平面晶体管在尺寸缩小至22nm后，漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。

所谓势垒隧道效应，是指虽然源极和漏极被绝缘的物体隔开无法导通，但是在绝缘层越来越薄之后，源极和漏极之间的距离也越来越近，最终两者过于靠近，稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端，这就带来了漏电流和功耗问题。解决问题的方法就是FinFET，也就是将漏极和源极“立起来”，栅极再垂直构造，形成了经典的FinFET“鳍片”结构。这种经典的结构不但在很大程度上增厚了绝缘层、解决了平面晶体管的隧道效应，还为栅极带来了更多有效的接触面，使得电流阻碍降低，发热也随之下降。

三星电子半导体业务曾因芯片良率“造假”引发外界关注。据韩国媒体报道，2月末，三星高管可能在试产阶段捏造了其5nm以下工艺的芯片良率，以抬高三星代工业务的竞争力。随后，三星启动了对原本计划扩大产能和保证良率的资金下落的调查，进一步了解半导体代工厂产量和良率情况。

据当时一位熟悉三星电子内部情况的官员对外透露，“由于晶圆代工厂交付的数量难以满足代工订单需求，公司对非内存工艺的良率表示怀疑，事实上基于该良率是可以满足订单交付的。”另有业内人士透露，在三星为高通生产的骁龙4nm制程芯片中，良品率仅为35%，并且三星自研的4nm制程SoC猎户座2200的良率更低。以致于高通这样的VIP客户都要出走，重新使用台积电生产骁龙8处理器。

不过从技术上来说，三星现在依然是唯一能紧追台积电的晶圆代工厂，虽然在7nm、5nm及4nm节点上落后了一些，但在接下来的3nm节点三星更激进，要全球首发GAA晶体管工艺(Gate-all-around)，放弃FinFET晶体管技术，而台积电的3nm工艺依然会基于FinFET工艺。

三星之前表示，GAA是一种新型的环绕栅极晶体管，通过使用纳米片设备制造出了MBCFET(Multi-Bridge-Channel FET，多桥-通道场效应管)，该技术可以显著增强晶体管性能，主要取代FinFET晶体管技术。

根据三星的说法，与7nm制造工艺相比，3nm GAA技术的逻辑面积效率提高了45%以上，功耗降低了50%，性能提高了约35%，纸面参数上来说却是要优于台积电3nm FinFET工艺。

GAA 是一种新型的环绕栅极晶体管，利用 GAA 结构可以实现更好的栅控能力和漏电控制，同时由于生产技术与 FinFET 基本相差无几，在成本控制上也会有优势，这也是为何三星急于研发 GAA 而几乎放弃对 FinFET 晶体管工艺进行优化。

根据报道，三星已经做好在韩国平泽市的P3工厂开工建设 3nm 晶圆厂的准备，预计今年6、7月份动工，并同时导入设备。按照这个进度，最快明年我们就能看到采用 3nm 工艺的新芯片量产，届时也将会是三星与台积电新一轮的正面交锋，你看好谁呢?