如何减少集成电路中的天线效应

随着集成电路技术持续向更小尺寸、更高集成度发展，天线效应已成为影响芯片性能与可靠性的关键因素。在芯片制造过程中，特定工艺步骤会产生游离电荷，而暴露的金属线或多晶硅等导体宛如天线，会收集这些电荷，致使电位升高。若这些导体连接至 MOS 管的栅极，过高电压可能击穿薄栅氧化层，导致电路失效。因此，深入理解并有效减少天线效应，对提升集成电路性能与可靠性至关重要。

天线效应的产生机制

在深亚微米集成电路加工中，常采用基于等离子技术的离子刻蚀工艺。此技术虽能满足尺寸缩小、掩模刻蚀分辨率提高的需求，但在蚀刻时会产生游离电荷。当刻蚀金属或多晶硅等导体时，裸露导体表面会收集游离电荷，积累电荷量与暴露在等离子束下的导体面积成正比。若积累电荷的导体直接连至器件栅极，会在多晶硅栅下的薄氧化层形成 F-N 隧穿电流以泄放电荷。当积累电荷超一定量，F-N 电流会损伤栅氧化层，降低器件乃至整个芯片的可靠性与寿命。通常，用 “天线比率” 量化天线效应发生几率，如 Ratio (metal)=Area (metal)/Area (gate) 等(其中 Area (metal) 指与栅极相连的金属面积，Area (gate) 指 MOS 管的栅面积)，比值越大，天线效应发生可能性越高。

减少天线效应的方法

跳线法

跳线法是通过改变金属布线层次解决天线效应，分为向上跳线和向下跳线。向上跳线是断开存在天线效应的金属层，经通孔连接到上一层，最后回到当前层。因考虑当前金属层对栅极的天线效应时，上一层金属还未存在，通过跳线可减小存在天线效应的导体面积，从而消除天线效应。现代多层金属布线工艺中，低层金属出现天线效应，常采用向上跳线法消除。但向下跳线不能解决天线效应，因为当该层金属收集电荷时，下层金属已存在，并将切断的该层金属连在一起，未减小天线面积。跳线法虽能解决天线效应，但增加了通孔，而通孔电阻大，会直接影响芯片时序和串扰问题，所以使用时需严格控制布线层次变化和通孔数量。

添加反偏二极管

给直接连接到栅极且存在天线效应的金属层接上反偏二极管，可形成电荷泄放回路。芯片正常工作时，二极管处于反偏状态，不影响电路功能;发生天线效应时，反偏二极管优先于 MOS 管击穿，将天线上收集的电荷释放，保护 MOS 管。一般标准单元中会提供防天线的二极管器件，在原理图和版图中添加即可。若没有，可手画或调用 PDK 中的二极管，但要确保正常工作时二极管处于反偏状态，否则会出现漏电或功能不正常等问题。这种方法可能增加芯片面积，需综合考虑。

插入缓冲器(Buffer)

在直接连接到栅极的导体上插入缓冲器，可切断长线，减小天线面积，从而减少天线效应。但此方法会增加信号延时，对时序要求高的电路不适用，且只适用于数字信号，不适用于模拟信号。此外，插入缓冲器会引入器件，增加芯片面积，需与电路设计人员沟通，确保插入器件不影响电路功能。

优化版图设计

在版图设计阶段，尽量减少长金属线和多晶硅连线的使用，可降低天线效应发生几率。合理规划布线，缩短导体长度，减少导体与栅极的连接面积，也能减小天线比率。例如，避免出现过长的金属走线直接连接到 MOS 管栅极的情况，通过调整布局，使信号路径更短、更直接，减少电荷积累的可能性。

控制工艺参数

在集成电路制造过程中，通过优化等离子刻蚀等工艺参数，可减少游离电荷产生，降低天线效应发生几率。例如，精确控制等离子体的能量、密度和刻蚀时间，减少电荷产生量;优化刻蚀气体成分，降低等离子体的活性，减少对导体表面的电荷注入。同时，在刻蚀后增加中和步骤，及时中和导体表面积累的电荷，避免电荷积累对栅极造成损害。

综合应用多种方法

实际设计中，常将多种方法结合使用以更有效地减少天线效应。例如，对于长走线上的天线效应，可先采用跳线法改变布线层次，减小天线面积;再在关键位置添加反偏二极管，提供电荷泄放路径;对于对时序要求不高的部分，可适当插入缓冲器，进一步降低天线效应影响。在某高性能处理器芯片设计中，通过综合运用跳线法、添加反偏二极管和优化版图设计等方法，成功将天线效应导致的芯片失效概率降低至 0.1% 以内，显著提升了芯片的可靠性和性能。

结论

天线效应是集成电路制造中不可忽视的问题，随着工艺尺寸不断缩小，其影响愈发显著。通过深入理解天线效应的产生机制，采用跳线法、添加反偏二极管、插入缓冲器、优化版图设计和控制工艺参数等多种方法，并根据具体情况综合应用，可有效减少天线效应，提高集成电路的性能和可靠性。在未来集成电路设计与制造中，需持续关注天线效应问题，不断探索新的解决方法和优化措施，以满足日益增长的高性能、高可靠性芯片需求。