破解芯片下一代技术？芯粒（Chiplet），AMD等都在炒的概念

1965年英特尔三大创始人之一的戈登·摩尔发现集成电路行业的摩尔定律。近几十年来，半导体行业一直遵循着这一规律发展，芯片制造商凭借工艺技术的迭代，每18个月令芯片性能提升一倍。

但随着近年来先进工艺演进到了3nm、2nm，在二维平面晶体管结构中用提升晶体管密度来提高性能的做法遇到了瓶颈，摩尔定律开始逐渐失去威力，研发成本大幅提升。研发人员开始思考将不同工艺的模块化芯片，在三维结构上像拼接积木一样用封装技术整合在一起，在提升性能的同时实现低成本和高良率。

到目前为止AMD、英特尔以及台积电等多家国际头部芯片设计企业和多家中国芯片设计企业都曾表明或已经实现在产品中导入 Chiplet 设计。

据公开资料显示，华为于2019年推出了基于Chiplet技术的7nm鲲鹏920处理器。AMD今年3月推出了基于台积电3D Chiplet封装技术的第三代服务器处理芯片，苹果则推出了采用台积电CoWos-S桥接工艺的M1 Ultra芯片。

早在2015年，AMD在放弃芯片制造多年后，表示希望通过推出“小芯片”来夺回英特尔主导的服务器芯片市场。AMD高级副总裁塞缪尔·纳夫齐格(Samuel Naffziger) 在谈到公司当时的计划时称：“我们在芯片设计方面只有一颗子弹可以射中。”他指的就是Chiplet。

所谓chiplet(芯粒)技术，就是将不同芯片的裸片拼搭，将不同IP架构的SoC封装在一块硅片上，以成熟制程(14nm以上)的成本，实现先进制程(7nm以下)的性能和良率。

目前的先进封装技术，包括SiP、WLP、2.5D/3D等，不光国内在搞，国外也在发展，因为芯片制程到了3nm以下，就开始进入微观量子态，摩尔定律快速失效，现有的硅基技术基本到头。

如果对量子力学有所了解，就应该知道，量子态和宏观态是两个完全不同的世界：宏观态中理所当然的因果律、确定性、普适性，在量子态中完全不复存在，取而代之的是概率态、叠加态、纠缠态等令人匪夷所思的现象。

比如宏观世界里，你在家，就一定不可能同时在学校;但一个微观电子，却是以不同的概率同时处于不同的轨道能级中。

芯粒是不同功能芯片裸片的拼搭，某种意义上也是不同IP的拼搭。芯原作为中国大陆第一，全球第七的半导体IP供应商，在各类处理器IP上有着深度布局，将通过“IP芯片化(IP as a Chiplet)”和“芯片平台化(Chiplet as a Platform)”持续推进芯粒技术的发展和产业化落地。

芯原有六大核心处理器IP，分别为图形处理器(GPU)IP、神经网络处理器(NPU)IP、视频处理器(VPU)IP、数字信号处理器(DSP)IP、图像信号处理器(ISP)IP和显示处理器IP，此外还有1,400多个数模混合IP和射频IP。芯原将这些处理器IP有机结合，推出了处理器IP 子系统、IP 平台等，例如从摄像头输入一直到显示输出的整个智能像素处理IP平台。基于丰富的IP储备，芯原提出了IP芯片化(IP as a Chiplet，IaaC)的理念，旨在以芯粒实现特殊功能IP的“即插即用”，解决7nm、5nm及以下工艺中，性能与成本的平衡，并降低较大规模芯片的设计时间和风险。

据 Yole 数据，2021 年全球封装市场规模约达 777 亿美元。其中，先 进封装全球市场规模约 350 亿美元，预计到 2025 年先进封装的全球市场规模将达到 420 亿美元，2019-2025 年全球先进 封装市场的 CAGR 约 8%。相比同期整体封装市场 (CAGR=5%)和传统封装市场，先进封装市场增速更为显著。

Chiplet 模式具备开发周期短、设计灵活性强、设计成本低和良率高等优点。可将不同工艺节点、材质、功能、供应商的具有特定功能的商业化裸片集中封装。

其作用主要包括：降低单片晶圆集成工艺良率风险，达到成本可控，有设计弹性，可实现芯片定制 化;Chiplet 将大尺寸的多核心的设计，分散到较小的小芯片，更能满足现今高效能运算处 理器的需求;弹性的设计方式不仅提升灵活性，且可实现包括模块组装、芯片网络、异构系 统与元件集成四个方面的功能。