欧洲开始启动Chiplet技术演示项目，多家车企参与，博世、奥迪都有

据外媒报道，德国乃至欧洲最大的应用科学研究机构-弗劳恩霍夫协会正启动一项名为“新型可信赖电子产品分布式制造”的研究项目，旨在为Chiplet产品的设计与封装创建安全性标准，这一项目参与者还包括了博世、X-Fab、奥迪和欧司朗等厂商。

芯粒是不同功能芯片裸片的拼搭，某种意义上也是不同IP的拼搭。芯原作为中国大陆第一，全球第七的半导体IP供应商，在各类处理器IP上有着深度布局，将通过“IP芯片化(IP as a Chiplet)”和“芯片平台化(Chiplet as a Platform)”持续推进芯粒技术的发展和产业化落地。

芯原有六大核心处理器IP，分别为图形处理器(GPU)IP、神经网络处理器(NPU)IP、视频处理器(VPU)IP、数字信号处理器(DSP)IP、图像信号处理器(ISP)IP和显示处理器IP，此外还有1,400多个数模混合IP和射频IP。芯原将这些处理器IP有机结合，推出了处理器IP 子系统、IP 平台等，例如从摄像头输入一直到显示输出的整个智能像素处理IP平台。基于丰富的IP储备，芯原提出了IP芯片化(IP as a Chiplet，IaaC)的理念，旨在以芯粒实现特殊功能IP的“即插即用”，解决7nm、5nm及以下工艺中，性能与成本的平衡，并降低较大规模芯片的设计时间和风险。

正是基于其对Chiplet互联的前瞻性设计思路，芯动从两三年前开始就在做Chiplet互联接口的研发，并与今年推出的UCIe不谋而合，因此能在UCle标准推出后不到三周，就宣布推出物理层兼容UCIe国际标准的自主研发IP解决方案-Innolink™ Chiplet。高专表示，芯动的研发方向之所以能与国际水平保持一致，是因为我们以需求驱动研发的产品理念和定制化的客户服务，200多次的先进工艺流片纪录和60亿颗SoC芯片授权量产带给芯动的不止是成熟经验和良好口碑，更是在技术方面的敏锐洞察和前瞻布局。芯动一直在用实际突破和应用成果证明实力，展现国产IP的无限潜力。

随着芯片工艺不断演进，硅的工艺发展趋近于其物理瓶颈，晶体管再变小变得愈加困难，摩尔定律放缓，但是算力和存储的需求爆发，传统方式推进芯片性能很难维持产业的持续发展，行业进入后摩尔时代。

当前IC技术瓶颈与业务需求的主要矛盾在于：单位算力与数据量增速的矛盾：人工智能、大数据、5G 等技术发展，使数据量呈指数级增加，而单位算力的增速却愈发迟缓。性能和功耗比提升的矛盾：芯片性能的提升会伴随着功耗的大幅增长，从而导致应用场景碎片化，无法摊薄芯片成本。研发成本和交付周期增加：随着先进制程的进步，芯片制造成本与研发投入也大大增加。目前，5nm芯片的研发费用已经超过5亿美元 ，3nm的研发费用预期将超过15亿美元。

与传统SoC方案相比，Chiplet可以将采用不同制程的芯粒汇集在一起，且由于芯粒可重复使用，设计灵活，能加快芯片设计公司的设计周期、降低设计成本，且大幅提高芯片性能。

Chiplet也被视为革新半导体产业生态的机会，被看作如同半导体产业从IDM走向设计-制造-封装产业变革一样重要的机遇。而对于受限于先进工艺高生产成本、设计难度、生产限制的企业而言，Chiplet也成为公司追求芯片更高性能的工具。

2022年1月，Chiplet标准联盟发布《通用芯粒互连技术1.0》，这是一个开放的芯粒互连协议，旨在芯片封装层面确立互联互通的统一标准，满足客户对可定制封装要求。另外，今年3月，英特尔、AMD、ARM、高通、台积电、三星、日月光等芯片厂商与Google云、Meta(原FaceBook)、微软等共同成立了Chiplet标准联盟，正式推出了通用Chiplet的高速互联标准“UCIE”，旨在定义一个开放的、可互操作的标准，用于将多个Chiplet通过先进封装的形式组合到一个封装中。