使用PMBus为我们的 FPGA应用 供电，并减少PCB面积

最近，我正在研究可用于为 FPGA 供电的不同参考设计和资源。我发现一种设计是为了易于使用而创建的，使用集成电感器模块，一种是使用分立元件而具有成本效益的设计，另一种是使用 PMBus 设备制成的设计，为工程师提供了最大的灵活性来控制和监控每个轨道。尽管所有这些设计各不相同，但一个共同点是电源管理解决方案占用了相当大的电路板空间，其中包括稳压器、LDO、复位 IC、定序器、功率级等。

今天，我将讨论每位工程师在为您的 FPGA 供电时所面临的挑战：随着 负载数量的增加，电源解决方案的占位面积会不断增加。

有几种创新和创造性的方法可以减少电源解决方案的占用空间，但是，现在我将专注于集成的力量 ——即具有集成功能的多输出稳压器。另一种减少占地面积的战术方法是尽可能使用负载开关，以最大限度地降低成本和尺寸。

在为包含 FPGA 的解决方案供电时，您需要多个具有不同负载的输出电压轨。其中相当多的电源轨需要根据系统要求和 FPGA 需求按顺序(按顺序)加电和断电。为这种电源解决方案减少电路板空间的一种简单方法是使用高度集成的设备，例如电源管理集成电路 (PMIC)。

PMIC 的复杂程度各不相同，从多输出稳压器(双路、三路等)到电源良好、启用、软启动、电压监控、LDO、OCP、OVP 等功能的集成。可以实现集成使能 和电源良好 引脚的有效级联，以实现类似于下图所示的序列，而无需外部定序器。虽然，如果需要高度复杂性，建议使用外部定序器。

使用外部定序器 UCD90120A 通过 Digital Fusion GUI 对 FPGA 进行电源排序。

UCD90120A 是一款 12 轨 PMBus/I2C 可寻址电源排序器和监视器。该器件集成了一个12位ADC， 此ADC可监视多达 12个电源电压输入。 26个GPIO引脚可被用于电源启用，加电复位信号，外部中断，级联，或者其它系统功能。这些引脚中的12个引脚提供PWM功能。凭借这些引脚，UCD90120A 支持裕度调节以及通用 PWM 功能。

运用引脚选择电压轨状态功能可实现特定的电源状态。该功能允许使用多达3个GPI来启用和停用任意电压轨。对于执行系统低功耗模式及用于硬件设备的高级配置和电源接口 (ACPI) 规范而言，这一点是很有用处的。

这个TI的 融合数字电源™设计人员软件用于器件配置。这款基于PC的图形用户界面 (GUI) 提供了一种用于配置，存储和监视所有系统操作参数的直观界面。

特性

· 可对12个电压轨进行监视及排序

o 所有电压轨每400μs进行一次采样

o 具有2.5V，0.5% 内部 VREF 的12位 ADC

o 排序基于时间，电压轨及引脚相关性

o 每个监控器具有 4 个可编程欠压和过压阈值

· 每个监视器可提供非易失性误差及峰值日志记录 (多达12个故障详细表目)

· 针对10个电压轨的闭环裕度调节能力

o 裕度输出可调节轨电压以匹配用户定义的裕度阈值

· 可编程的看门狗计时器和系统复位

· 灵活的数字 I/O 配置

· 引脚选择电压轨状态

· 多相位 PWM 时钟发生器

o 时钟频率为 15.259kHz 至

125MHz

o 能够为同步开关模式电源配置独立的时钟输出

· JTAG和I2C/SMBus/PMBus™接口

尽管 PMIC 非常适合在空间受限的应用中为 FPGA 供电，但使用 PMIC 的一个缺点是您有一个集中式 PMIC，其跟踪运行到每个负载，这可能会拾取噪声和抖动。通过遵循本应用笔记中提供的布局注意事项、有效使用噪声过滤电路或适当使用低噪声/高 PSRR LDO，可以最大限度地减少这一缺点。

选择 PMIC 为 FPGA 供电时的考虑因素

首先： 输入/输出电压额定值和 PMIC 中每个电源轨的负载电流。

第二： 开关频率和开关稳压器拓扑，因为这会影响直流电源轨上的纹波噪声，进而影响 FPGA 的运行。(如果您对此主题有更多问题，请在下面的评论中留下您的反馈，我可以在我即将发布的博客中解决这些问题。)

其他考虑因素： PMIC 封装的热性能以及该 PMIC 的复杂程度。PMIC 的复杂程度有助于消除对复位 IC、定序器、LDO 等外部组件的需求。

FPGA 的理想 PMIC 会因每个工程师的设计而异，具体取决于电源要求。此链接是查看不同 PMIC 的良好起点，这些 PMIC 可帮助减少电源解决方案的占用空间。