科磊：两年时间多种手段，才做好3D NAND良率提升

最先享受到这一轮半导体产能大扩充红利的是设备厂商。据美国科磊公司（KLA-Tencor）资深客户合作副总兼首席营销官Oreste Donzella介绍，2017年全球半导体设备业营收创历史记录，首次超过400亿美元，同比增长27%，超过半导体行业的整体增长速度（约21%）。据市场调研机构IC Insights估计，2018年与2019年规划产能合计将为历史最高水平，超过2006年与2007年那一波投资。“我们判断半导体产业会成长，但没有想到成长速度这么快，我预计市场还会维持增长势头，现在看半导体行业发展前景，还是非常光明的。”

这一轮投资即始于中国2014年开始的半导体产业发展推进计划，伴随政策支持与市场资金到位，中国大陆晶圆厂产能规划大幅增加，“我们可以看到，半导体项目在中国正遍地开花，从东北到深圳，从上海到重庆、成都，各地都在上新项目。”

中国厂商产能扩充也引发竞争对手重视，全球主要厂商纷纷加码，其中三星在2017年半导体资本支出达到耸人听闻的260亿美元，主要用于扩充存储器及晶圆代工厂产能。

这样的投资热潮无疑给设备厂商又带来一段黄金时期，中国市场表现尤其出色。“在中国市场，科磊2017年订单数是2016年的3倍，从现在得到的数据来展望2018年，也将有非常强劲的市场表现。”Oreste Donzella表示，2017年对科磊来说是一个超级大年，2018年虽然难以维持类似增速，但仍将维持强势表现，尤其是大陆市场，“中国大陆的半导体行业，总是有一些惊喜。”

制程管控面临的新挑战

对科磊所在的制程管控设备行业而言，2017年毫无疑问是大丰收的一年，全行业销售额首次突破50亿美元。

降低成本是工艺尺寸不断缩小的最大动力之一，而良率则是每一种新工艺从试产到量产后最严峻的考验，科磊生产的设备，主要就是帮助客户进行制程控制，用最短的时间将新投产的工艺良率提高到可以大规模化生产的要求。

当前半导体在工艺制程上遇到的麻烦，主要是由工艺尺寸缩小与新的光刻技术引入（EUV）所带来，不过也有一些特殊应用会制程管控带来新挑战，比如3D存储器，工艺尺寸没有缩小，但由于堆叠增加，所以给提升良率带来很大困扰。 “为什么制程控制现在这么难？”Oreste Donzella解释，“最新的制程有一千个生产步骤，超过十亿个晶体管，超过一英里长的导线，通通放在一个邮票大小的晶片（die）上，整个生产环节都要完美控制，中间出现任何问题，都可能会造成器件不工作。”

制程管控三阶段

Oreste Donzella指出，要实现制程管控，需要在半导体制造流程的不同环节插入检测与量测步骤，全流程监控半导体制造过程。“在一千个的半导体制程步骤中，必须要加入不同的检测和量测步骤，才可以确保在器件制造期间，不会因致命性问题导致良率极低，甚至为零。”

在半导体产品生命周期的不同阶段，制程管控实施的策略也有较大的差异。“通常我们将制程管控分为三个阶段：研发阶段、试量产阶段以及大规模量产阶段。每个阶段制程控制策略不同，检测与量测的需求也不同。举个例子，在研发阶段，一千个生产步骤中，至少三五百步都需要做检测与量测，到了大量生产的时候，如果出现良率问题，通常很快就能知道问题出在哪里，因为大部分问题都在研发和试量产阶段解决掉了。所以到大量生产的时候，就需要调整制程控制的策略，以高良率和高产出率为目标。”

具体来说，在研发阶段，尽可能将新技术、新材料引入的缺陷解决掉，以防止风险累积；在试量产阶段，以发现并解决良率问题为根本原则，要争取将所有良率问题在大规模量产之前解决掉；在大规模量产阶段，制程控制的重点变成保持稳定的高良率，其次是改善生产可预测性。

3D NAND是一个新怪兽

“最新300毫米（12英寸）的晶圆厂（Fab），可能要花一百亿美元，按照正常折旧速度，一天就要分摊四百万美元，折旧的压力非常大。”Oreste Donzella表示，良率是先进工艺落地首先要解决的问题，“良率每提升一个百分点，就相当于增加千万美元的营收。”

KLA-Tencor资深客户合作副总兼首席营销官Oreste Donzella

但当闪存从二维工艺转换到三维工艺时，很多厂商遇到的问题。Oreste Donzella对TechSugar表示，3D NAND闪存在一开始确实遇到了严重的良率问题，对半导体厂商而言，3D NAND就是一个新怪兽（new animal），整个产业链上下游需要通力合作，“我们和客户一起学习，花了两年的时间，才把良率拉了起来。”

科磊主要是通过三个手段来提升良率。首先，检测与量测堆叠层的参数，获取晶圆的形状参数（pattern wafer geography），“在生产控制上，科磊有专用的PWG2来做监测；其次，通过光学关键尺寸（Critical Dimension）量测平台，确保每一层堆叠平平整整；第三，在空白晶圆（bare wafer）检测时，通过SP3、SP5等新设备，确保每一层都不会引入缺陷。

“3D NAND良率现在已经不错，但并不是说我们就可以高枕无忧，”Oreste Donzella说道，“因为每一家厂商都在准备增加堆叠层数，例如从64层发展到96层。”