如何设计一款功能性的低噪声放大器？

低噪声放大器是一种用于增强微小信号并尽可能减少噪声的电路。其主要原理包括尽可能减小噪声系数、选择合适的放大倍数和频带等。

1.降低噪声系数

噪声系数是输入信号与输出信号之间的信噪比(SNR)变化的度量。为了减少系统中的噪声，应该尽量降低噪声系数。方法包括使用低噪声元件、匹配电路和尽量选用合适温度下工作等。

2.选择合适的放大倍数和频带

放大倍数过小时，微小信号难以被识别，而过大则可能会引入更多的噪声。因此需要选择合适的放大倍数。另外，低噪声放大器的频带宽度也需要根据具体信号特征进行调整。

低噪声放大器设计步骤

低噪声放大器设计需要经历多个步骤，包括确定应用、选择合适的电路结构和元件、优化参数和进行实验验证等。

1.确定应用

首先需要明确所要应用的具体场景和信号特征，比如信号频率、电压范围等。同时还需要确定系统性能指标，如增益、噪声系数等。

2.选择合适的电路结构和元件

根据具体应用需求，可以选择不同的电路结构和元件组成放大器电路。比较常见的包括共源极放大器、共基极放大器、共射极放大器、磁控管等。

3.优化参数

在确定电路结构和元件后，需要对各项参数进行综合考虑并进行优化设计。最终需要得到合适的工作点、电路增益和带宽、输入输出阻抗等重要参数。

4.进行实验验证

完成设计后，需要进行实验验证以评估系统性能和符合度。并根据实际效果对系统进行调节和优化。

实现了一种全集成可变带宽中频宽带低通滤波器，讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证。仿真结果表明，该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB，带内波纹小于0.5 dB，采用1.8 V电源，TSMC 0.18μm CMOS工艺库仿真，功耗小于21 mW，频响曲线接近理想状态。关键词：Butte

低噪声放大器(LNA)是射频收发机的一个重要组成部分，它能有效提高接收机的接收灵敏度，进而提高收发机的传输距离。因此低噪声放大器的设计是否良好，关系到整个通信系统的通信质量。本文以晶体管ATF-54143为例，说明两种不同低噪声放大器的设计方法，其频率范围为2～2.2 GHz;晶体管工作电压为3 V;工作电流为40 mA;输入输出阻抗为50 Ω。

1 定性分析

1.1 晶体管的建模

通过网络可以查阅晶体管生产厂商的相关资料，可以下载厂商提供的该款晶体管模型，也可以根据实际需要下载该管的S2P文件。本例采用直接将该管的S2P文件导入到软件中，利用S参数为模型设计电路。如果是第一次导入，则可以利用模块S-Params进行S参数仿真，观察得到的S参数与S2P文件提供的数据是否相同，同时，测量晶体管的输入阻抗与对应的最小噪声系数，以及判断晶体管的稳定性等，为下一步骤做好准备。

1.2 晶体管的稳定性

对电路完成S参数仿真后，可以得到输入/输出端的mu在频率2～2.2 GHz之间均小于1，根据射频相关理论，晶体管是不稳定的。通过在输出端并联一个10 Ω和5 pF的电容，m2和m3的值均大于1，如图1，图2所示。晶体管实现了在带宽内条件稳定，并且测得在2.1 GHz时的输入阻抗为16.827-j16.041。同时发现，由于在输出端加入了电阻，使得Fmin由0.48增大到0.573，Γopt为0.329∠125.99°，Zopt=(30.007+j17.754)Ω。其中，Γopt是最佳信源反射系数。

1.3 制定方案

如图3所示，将可用增益圆族与噪声系数圆族画在同一个Γs平面上。通过分析可知，如果可用增益圆通过最佳噪声系数所在点的位置，并根据该点来进行输入端电路匹配的话，此时对于LNA而言，噪声系数是最小的，但是其增益并没有达到最佳放大。因此它是通过牺牲可用增益来换取的。在这种情况下，该晶体管增益可以达到14 dB左右，Fmin大约为0.48，如图3所示。

另一种方案是在可用增益和噪声系数之间取得平衡，以尽可能用小噪声匹配为目标，采用在兼顾增益前提下的设计方案。在这种情况下该晶体管增益大约为15 dB左右，Fmin大约为0.7(见图3)。这个就是本文中提到的第2种方案。

由于具有集成度高、成本低等优势，当前大多数无线射频收发系统的设计都采用CMOS技术[1]。由于低噪声放大器(LNA)处于接收机前端，它对整个无线通信系统射频接收机的性能起着关键性的作用。为了抑制后面各级噪声对系统的影响，LNA要求有较好的噪声性能以及足够的增益。为了保证在较大的信号动态范围内LNA能够正常工作，要求LNA有足够的线性度，同时为了实现最大功率传输或最小噪声系数，应保证LNA的输入阻抗与前端源阻抗实现良好的匹配。在实际设计中，这些性能指标会相互牵制相互影响，所以在设计过程中要对这些性能指标进行折衷处理[2]。

本文基于SMIC 0.18 μm CMOS工艺设计实现了中心频率为2.4 GHz低噪声放大器。文章第1部分分析了电流复用两级共源LNA的电路结构、输入阻抗以及最佳MOS管尺寸的选择;第2部分是电路仿真结果并就此结果进行了详细的分析;最后对全文进行总结。

1 LNA电路设计与优化

1.1 电路结构分析

为了满足整个系统的性能要求，LNA需要足够的增益，所以在LNA的设计中通常采用多级放大器。在多级放大器中，由于每级电路都要消耗电流，导致电路电流随着电路级数增加而增加。为了降低功耗，本文采用CS-CS cascaded电流复用结构，电路如图1所示。LNA的直流偏置电路由M0和R1构成，电源电压、电阻R1与M0的栅极和源极电压决定了M0的工作电流，晶体管M0与M1形成电流镜。为了尽可能地减小偏置电路的附加功耗，M0的栅宽远小于M1栅宽。为了尽可能地减小偏置电路对交流信号通路的影响，电阻R2选择得足够大。电感L1、L2和电容Cex实现输入匹配，电感L4、C4、L5和电容C5实现输出匹配。在直流时，电感L3起到短路的作用，此时第二级和第一级共享偏置电流，这样可以大大降低电路的功耗。在交流时，电容C2交流接地，电感L3起到Rfchock作用，第一级的输出通过耦合电容C3连接到第二级晶体管M2的栅极，构成两级共源结构，从而提高了整个电路的功率增益。

1.2 最佳MOS管宽度选择

多级低噪声放大器的噪声系数的表达式为 [3]:

公式(1)中，NFk为第k级的噪声系数;GA(k-1)为第k-1级的增益。由式(1)可知，NF1和GA1是NFtot取值大小的关键，如果GA1足够大，第2级及后面的放大器的噪声对整体噪声的影响可以忽略，因此电路噪声主要决定于NF1。

由经典的噪声理论可推导出MOS管的最小噪声系数的表达式为[4]：

其中，ω为LNA的工作频率，ωT为MOS管的截止频率，γ为漏噪声系数，δ为栅噪声系数，c为漏噪声与栅噪声的相关系数。gd0为漏源电压为0时的漏源跨导，

公式(2)的最小噪声系数是在不考虑功耗的情况下得出的，考虑到功耗的限制可以得出使噪声系数最小的最优MOS管的宽度表达式为：

若MOS管的宽度取值为Wopt，则可以计算在功耗约束的范围内取得的噪声系数为：

1.3 输入匹配电路的优化设计

传统的放大器输入匹配通常采用源级电感负反馈结构[5-6]，如图2所示。

由图2可知，该结构的输入阻抗为[2]：

在一定的偏置和器件尺寸条件下，选取适当的Ls使得输入阻抗为50 ，即可实现输入端的阻抗匹配。但是这种结构需要感值很高的栅极电感，高感值的电感在芯片中会占用很大的面积，而且在射频电路设计中，高感值的电感寄生电阻较大，对应的噪声也较大。

本电路的设计中在晶体管M1的栅源之间并上一个电容Cex,用来调节晶体管M1栅源之间电容的大小,进而减小栅极电感的值。此时LNA的输入阻抗为：

其中

输入电路谐振时，

在LNA处于一定的偏置和器件尺寸的条件下，通过调整电感Ls的大小使得输入阻抗中的实部等于50 ?，即可实现输入端的阻抗匹配，而且此时产生的实部不是一个实际的电阻，因此不用担心由实际电阻而产生的热噪声，所以不会对放大器的噪声性能产生影响。通过调整Lg和Ct的大小使输入阻抗的虚部的感抗和容抗相互抵消，使得输入阻抗的虚部为零。从式(7)可以看出，在晶体管M1的栅极和源极之间并联一个电容Cex后，所需要的栅极电感的值减小。