没有合适的FPGA电源排序方案？看看大佬设计的！！

本文中，小编将对设计的FPGA电源排序方案予以介绍，如果你想对它的详细情况有所认识，或者想要增进对它的了解程度，不妨请看以下内容哦。

一、电源排序引言

设计多个电源的挑战随着每个额外的电源轨而增加。设计人员必须考虑协调电源排序和时序、生成上电复位、监控故障和适当响应以保护系统的动态环境。经验丰富的设计师认识到，灵活性是成功驾驭项目从原型到生产的过程潮起潮落的关键。理想的解决方案可最大限度地减少开发过程中的硬件和软件更改次数。

理想的多电源设计工具是自始至终驻留在设计中的单个IC，在产品的整个生命周期中无需更改布线。它自主监控多个电源轨并对其进行排序，与其他IC配合，无缝监控系统中的许多电源稳压器，并提供故障和复位管理。设计人员可以使用功能强大的基于 PC 的软件在连接到 I 时实时配置、可视化和调试系统行为2C总线。

二、设计的两种FPGA电源排序方案，可供参考

方法一：模拟上电 / 断电排序器

实施上电排序会比实施断电排序更加容易。 为了实现上电和断电排序，人们推出了能够相对于上电序列进行断电序列的逆转（序列 1）乃至混合（序列 2）的简单模拟排序器。

在上电时，所有的标记均保持在低电平，直到 EN 被拉至高电平为止。 在 EN 被置为有效之后，每个标记于一个内部定时器计时结束后顺序地变至漏极开路状态（需要上拉电阻器）。 断电序列与上电序列相同，但次序正好相反。

在图 4 中，两个排序器级联在一起以实现 6 个有序的电源轨。 上电时，AND 门确保第二个排序器在其接收到一个 EN 信号且 C 电源轨被触发之前不被触发。

断电时，AND 门确保第二个排序器承受 EN 下降沿，而不考虑 C 输出。 OR 门确保第一个排序器由 EN 上升沿来触发。 断电时，OR 门确保第一个排序器不能承受 EN 下降沿，直到 D 电源轨下降为止。

如图 5 所示，通过简单地在 FlagX 输出和 PG 引脚之间增设几个 AND 门，就能给图 4 中的电路添加受监视的排序功能。

方法二：具有 PMBus 接口的数字系统健康状况监视器

如果系统需要最大的灵活性，那么可兼容 PMBus/I2C 标准的数字系统健康状况监视器（比如：UCD90120A）是一种不错的解决方案。

数字系统健康状况监视器配有一个图形用户界面 (GUI)，其可用于设置上电和断电排序以及其他的系统参数（图6）。另外，有些数字系统健康状况监视器还具有非易失性误差和峰值记录功能，可在发生欠压事件的场合中帮助完成系统故障分析。

FPGA 排序要求实例诸如 Xilinx 或 Altera 等 FPGA 供应商在其产品手册中提供了推荐或要求的上电序列，这些产品手册可以很容易地在线查阅。

推荐的断电序列通常是上电序列的倒序，图 7 示出了上电排序的一个实例。

以上就是小编这次想要和大家分享的内容，希望大家对本次分享的内容已经具有一定的了解。如果您想要看不同类别的文章，可以在网页顶部选择相应的频道哦。