FPGA一段式状态机如何设计？看看我写的代码就知道了！
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今天，小编将在这篇文章中为大家带来FPGA一段式状态机设计的有关报道，通过阅读这篇文章，大家可以对它具备清晰的认识，主要内容如下。
FSM(finite State Machine)，也称为同步有限状态机，之所以说"同步"是因为状态机中所有的状态跳转都是在时钟的作用下进行的，而"有限"则是说状态的个数是有限的。状态机的每一个状态代表一个事件，从执行当前事件到执行另一事件我们称之为状态的跳转或状态的转移，我们需要做的就是执行该事件然后跳转到一下时间，这样我们的系统就“活"了，可以正常的运转起来了。状态机通过控制各个状态的跳转来控制流程，使得整个代码看上去更加清晰易懂，在控制复杂流程的时候，状态机优势明显。
根据状态机的输出是否与输入条件相关，可将状态机分为两大类，即摩尔(Moore)型状态机和米利(Mealy)型状态机。
FPGA状态机的描述方式主要分为3种，分别是一段式、两段式、三段式。在这里，可以看下本人设计的一段式状态机。
一段式状态机使用1个always块，把状态跳转和寄存器输出逻辑都写在一起，其输出是寄存器输出，无毛刺，但是这种方式代码较混乱，逻辑不清晰，难于修改和调试，应该尽量避免使用。
下面给出一个本人写的一段式的Mealy状态机示例：
module one_state_machine (
input clk,
input rst_n,
input [1:0] inp,
output reg outp
);
// 定义状态
localparam STATE_0 = 0,
STATE_1 = 1,
STATE_2 = 2,
STATE_3 = 3;
// 定义状态寄存器和初始状态
reg [1:0] state_r;
// 初始化状态寄存器
always @(posedge clk or negedge rst_n) begin
if (~rst_n) begin
state_r<= STATE_0;
end else begin
case (state_reg)
STATE_0: begin
if (inp == 2'b00) begin
state_r <= STATE_0;
outp <= 0;
end else if (inp == 2'b01) begin
state_r <= STATE_1;
outp <= 1;
end else if (inp == 2'b10) begin
state_r <= STATE_2;
outp <= 0;
end else begin
state_r <= STATE_3;
outp <= 1;
end
end
STATE_1: begin
if (inp == 2'b00) begin
state_r <= STATE_1;
outp <= 1;
end else if (inp == 2'b01) begin
state_r <= STATE_2;
outp <= 0;
end else if (inp == 2'b10) begin
state_r <= STATE_3;
outp <= 1;
end else begin
state_r <= STATE_0;
outp <= 0;
end
end
STATE_2: begin
if (inp == 2'b00) begin
state_r <= STATE_2;
outp <= 0;
end else if (inp == 2'b01) begin
state_r <= STATE_3;
outp <= 1;
end else if (inp == 2'b10) begin
state_r <= STATE_0;
outp <= 0;
end else begin
state_r <= STATE_1;
outp <= 1;
end
end
STATE_3: begin
if (inp == 2'b00) begin
state_r <= STATE_3;
outp <= 1;
end else if (inp == 2'b01) begin
state_r <= STATE_0;
outp <= 0;
end else if (inp == 2'b10) begin
state_r <= STATE_1;
outp <= 1;
end else begin
state_reg <= STATE_2;
outp <= 0;
end
end
endcase
end
end
以上便是小编此次带来的有关FPGA一段式状态机设计的全部内容，十分感谢大家的耐心阅读，想要了解更多相关内容，或者更多精彩内容，请一定关注我们网站哦。
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