简谈FPGA比特流结构

在现代电子设计中，FPGA（现场可编程门阵列）因其高度的灵活性和可配置性而得到广泛应用。FPGA的灵活性主要来源于其内部配置存储器，这些配置信息通常以比特流的形式存储和加载。本文将深入探讨FPGA比特流的结构及其在Vivado开发环境中的重要性。

一、FPGA配置基础

大多数现代FPGA都是基于SRAM（静态随机存取存储器）的，包括Xilinx的Spartan和Virtex系列。在FPGA上电或重新配置期间，比特流从外部非易失性存储器（如闪存）中读取，通过FPGA配置控制器的处理，加载到内部的配置SRAM中。SRAM保持了配置逻辑、IO、嵌入式存储器、布线、时钟、收发器和其他FPGA原语等所有的设计信息。

二、比特流结构

比特流是一个包含FPGA完整内部配置状态的文件，包括布线、逻辑资源和IO设置。Xilinx FPGA的比特流结构主要包括以下几个部分：

填充（Padding）：填充数据是全0或全1序列，被FPGA配置控制器忽略。填充数据用于在非易失性存储器中分离比特流。一般使用全1填充较为方便，因为执行擦除后闪存的状态也是全1。

同步字（SYNC）：同步字是一个特殊值（0xAA995566），通知FPGA配置控制器处理后续的比特流数据。同步字标志着比特流的开始或一个新的段的开始。

命令（Commands）：命令用于读和写FPGA配置控制器寄存器。每个比特流中出现的一些命令，有的是ID-CODE，用于标识比特流属于哪个FPGA器件。其他命令包括帧地址寄存器（FAR）、帧数据寄存器（FDRI）和无操作（NOOP）等。

存储器帧（Memory Frames）：存储器帧是配置Xilinx FPGA的比特流基本单元。帧的大小与具体的FPGA系列有关，系列不同，帧的大小也不同。例如，Virtex-6器件的帧有2592位。每个Virtex-6器件具有的帧数不同，从最小7491（对于LX75T）到最大55548（对于LX550T）。帧用于多个逻辑片、IO、BRAM及其他FPGA的配置。每帧都有一个地址，对应于FPGA配置空间的位置。

解同步字（DESYNC）：解同步字通知FPGA配置控制器比特流的末端位置。解同步字之后，所有的比特流数据被忽略，直到遇到下一个同步字。

三、Vivado中的比特流生成

Vivado是Xilinx提供的一款强大的FPGA开发软件，支持从设计创建到比特流生成和烧录的完整流程。在Vivado中，开发者通过添加设计文件、编译、仿真、布局布线等步骤，最终生成比特流文件。

工程创建与文件添加：在Vivado中创建工程后，开发者需要添加Verilog设计文件，并进行编译。编译成功后，进行功能仿真，确保设计没有语法和功能错误。

布局布线：在仿真通过后，进行布局布线，将具体的输入、输出映射到FPGA对应的引脚上。这一步骤完成后，Vivado会生成一个包含FPGA完整配置信息的布局布线后文件。

生成比特流：利用BITGEN工具，Vivado将布局布线后文件转换为比特流文件。BITGEN是一个高度可配置的工具，具有多个命令行选项，用于确定比特流输出格式、启用压缩处理减少比特流大小、提高FPGA配置速度、使用CRC来确保数据完整性、对比特流加密等。

烧录：最后，通过Vivado的Hardware Manager，将比特流文件烧录到FPGA中，进行实际测试。

四、比特流的安全性

由于比特流包含了FPGA的完整配置信息，因此其安全性至关重要。Xilinx FPGA提供了一个选项，用来加密在更高设计安全要求情况下的比特流。解密密钥可以存储在内部的电池备份RAM（BBR）或eFuse中。BBR存储器是易失性的，需要外部电池，而eFuse则是非易失性的，一旦编程后无法更改。

五、结论

FPGA比特流结构是FPGA配置和设计的核心。了解比特流的组成和生成过程，对于开发者来说至关重要。Vivado作为一款强大的FPGA开发软件，提供了从设计到烧录的完整流程支持，使得FPGA的开发更加高效和便捷。随着技术的不断发展，FPGA的应用领域将越来越广泛，比特流结构的研究和优化也将持续进行。