高速AD转换器的生存指南，第二部分

目前，已经有两个标准已经编写来定义LVDS接口。最常用的ANSI/TIA/EIA-644规范,题为"低压差动信令(LVDS)接口电路的电气特性。另一种是题为"用于可伸缩相干接口的低压差动信号(LVDS)标准"的IEEE标准159.3。"

LVDS确实要求更仔细地注意信号路由的物理布局,但是当以200MSP或更高的速度采样时,转换器有许多优点。LVDS驱动程序的恒流允许许多输出被驱动而不需要CMOS所需要的大量电流。

此外,可以在双数据速率模式下运行LVDS,在这种模式下,可以通过同一LVDS输出驱动程序路由两个数据位。与CMOS相比,这减少了一半的针数。

此外,相同数量的数据输出的耗电量也减少了。LVDS确实比CMOS为转换器的数据输出提供了许多好处,但它最终也有其局限性。随着转换器分辨率的增加,LVDS接口所需的数据输出数量对于多氯联苯的布局来说变得更加难以管理。此外,转换器的样本速率最终将接口的所需数据速率推到LVDS的能力之外。

转换器数字输出接口的最新趋势是使用使用当前模式逻辑(CML)输出驱动器的序列化接口。分辨率较高的典型转换器( ≥ 14比特),更高速度( 对200MSP的需求,以及对小型包件的需求,降低了动力,使用这些类型的驱动程序。 CML输出驱动程序使用在最新转换器上的JES204接口中。

利用带有序列化JEDS204接口的ZINGCML驱动程序,转换器输出的数据速率可以上升到12Gbps(目前正在修订规范JES204B)。此外,所需输出销的数量也大大减少。路由单独的时钟信号不再必要,因为时钟已嵌入到8B/10B编码数据流中。

数据输出销的数量也减少,至少需要两个。随着转换器的分辨率、速度和通道计数的增加,数据输出销的数量可能会进行规模化,以考虑到所需的更大吞吐量。然而,由于与CML驱动器使用的接口通常是串行的,所以所需的插销数量比CMOS或LVDS要小得多。(用CMOS或LVDS传输的数据是并行的,需要大量的引脚。)

表1 使用带有不同通道计数和比特分辨率的80MSP转换器显示三个不同接口的PIN计数。在CMOS和LVDS输出的情况下,数据假定每个通道数据的同步时钟,而使用CML输出的JEDS204数据传输的最大数据速率为3.2Gbps。当看到这个表时,向CML发展的原因变得显而易见,而且可以实现的针数的大幅减少也是显而易见的。 .

表1：针计数比较-80MspsADC

由于CML驱动程序用于序列化数据接口,所以所需的插销数量要小得多。 图3 显示一个典型的CML驱动器,用于转换器的JES204或类似的数据输出。图中给出了CML驱动程序的典型体系结构的概括。它显示了可选的源终止电阻和公共模式电压。电路的输入将开关驱动到电流源,电流源将适当的逻辑值驱动到两个输出终端。

图3:典型的CML输出驱动程序

CML驱动程序与LVDS驱动程序相似,因为它以恒流模式运行。这也使CML驱动程序在功率消耗方面具有优势。在恒流模式下工作,需要较少的输出针,减少总耗电量。

与LVDS一样,需要有负载终止和有控制阻阻输电线路,其单端阻抗为50 Ω 差阻抗为100 Ω .驱动程序本身也可能有终止,如图3所示,以帮助处理任何由于高带宽信号敏感性而产生的信号反射。

在符合JES204标准的转换器中,根据操作速度不同,差动和共模电压水平有不同的规格。在6.375Gbps的速度下,差动电压水平名义上为800mv,而普通模式大约为1.0V。

当运行速度超过6.375Gbps但小于12.5Gbps时,差动电压电平被指定为400mv,而普通模式再次大约为1.0V。随着转换器速度和分辨率的提高,CML输出看起来是理想的驱动器类型,以提供必要的速度,以跟上技术需求对转换器的各种应用。

数字定时:要注意的东西

每个数字输出驱动器类型都有时间关系,需要密切关注。由于有多个数据输出与CMOS和LVDS,这包括信号的路由路径,以最小化倾斜。如果差异太大,则可能无法在接收器上实现适当的时间。

此外,还有一个时钟信号需要路由并与数据输出保持一致。必须仔细注意时钟输出和数据输出之间的路由路径,以确保倾斜度不太大。

对于JES204接口中的CML,也必须注意数字输出之间的路由。需要管理的数据输出明显减少,因此这项任务变得更加容易,但不能完全忽视。在这种情况下,不需要担心数据输出和时钟输出之间的时序倾斜,因为时钟是嵌入在数据中的。然而,必须注意在接收器中有一个适当的时钟和数据恢复(CDR)电路。

除了倾斜,设置和保持时间的CMOS和LVDS也必须仔细观察。数据输出必须在时钟边缘过渡之前的足够时间内被驱动到适当的逻辑状态,并且必须在时钟边缘过渡之后的足够时间内保持在该逻辑状态。这可能会受到数据输出和时钟输出之间的倾斜的影响,所以保持良好的定时关系是很重要的。

由于信号波动和差动信号的降低,LVDS具有优于CMOS的优势。LVDS输出驱动器不必向许多不同的输出器驱动如此大的信号,也不必像CMOS驱动器那样从电源中抽取大量电流。这就减少了发生逻辑状态变化的问题的可能性。

如果有许多CMOS驱动器同时开关,电源电压可能会被拉下来,并引入问题驱动正确的逻辑值到接收器。LVDS驱动程序将保持当前的不变水平,使这一特定问题不会出现。此外,LVDS驱动程序由于使用了差动信号,对共模噪声具有固有的免疫力。

CML驱动程序具有与LVDS相似的优点。这些驱动程序也具有恒定的电流水平,但与LVDS不同的是,由于数据的序列化,需要的数字要小得多。此外,CML驱动程序还提供了对共模噪声的免疫性,因为他们也使用差动信号。

然而,LVDS和CML的缺点是电流是恒定的,即使在较低的采样速率下,功率消耗仍然是很大的。对于速度和分辨率更高的转换器来说,与CMOS相比的优势是,当使用LVDS或CML时,功率和PIN计数显著降低。

随着转换器技术的进步,速度和分辨率的提高,数字输出驱动器进行了调整和发展,以满足传输数据的必要要求。随着转换器中的数字输出接口向序列化数据传输过渡,CML输出越来越受欢迎。

然而,CMOS和LVDS的数字输出仍在当前的设计中使用。有些应用程序最适合每一种类型的数字输出,使用起来最有意义。每种类型的输出都有挑战和设计考虑,每种类型的输出都有其优势。

在采样速度小于200MSP的转换器中,CMOS仍然是一种合适的技术。当采样速度超过200MSP时,LVDS在许多应用中成为一个比CMOS更可行的选择。为了进一步提高效率,降低功率和包装尺寸,CML驱动程序可以使用序列化数据接口,如JES204。